SU1667111A1

SU1667111A1 - Устройство дл запоминани видеоинформации

Info

Publication number: SU1667111A1
Application number: SU894717305A
Authority: SU
Inventors: Виктор Алексеевич Власенко; Анатолий Константинович Красноперов
Original assignee: Одесский Политехнический Институт
Priority date: 1989-07-07
Filing date: 1989-07-07
Publication date: 1991-07-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах обработки изображений. Целью изобретени вл етс расширение области применени устройства за счет обеспечени записи телевизионного кадра вещательного стандарта в реальном времени, записи и хранени более чем одного кадра изображени и реализации дополнительного режима контрольного просмотра входной видеоинформации. Поставленна цель достигаетс тем, что в устройство дл обработки видеоинформации, содержащее блок 1 пам ти, блок 2 аналого-цифрового преобразовани , коммутатор 3, первый 4 регистр, блок 5 формировани тактовых импульсов, дешифратор 6, блок 7 формировани адреса, синхроселектор 8, синхрогенератор 9, первый 10 блок буферной пам ти, блок 11 формировани видеосигнала и блок 13 формировани прерываний, введены второй 14 блок буферной пам ти, селектор 15 адресов устройства, второй 16, третий 17 и четвертый 18 регистры. 9 ил.

Description

Таблица 1

Примечание: Х- произвольное состо ние.

Таблица 2

CAS I... CAS 5

27- 30.

Hi

о

3f

Фиг. 2

Я

62

Фиг. 6

8185 86

Фиг. 7

U

Фиг. 9

Claims

Формула изобретения

Устройство для запоминания видеоинформации, содержащее блок памяти, блок аналого-цифрового преобразования, коммуатор, первый регистр, блок формирования тактовых импульсов, дешифратор, блок формирования адреса, синхроселектор, синхрогенератор, первый блок буферной памяти, блок формирования видеосигнала и блок формирования прерываний, причем вход синхронизации и вход записи-считывания блока памяти соединены соответственно с первым и вторым выходами управления памятью блока формирования тактовых импульсов, адресный вход блока памяти подключен к выходу блока формирования адреса, выход блока памяти соединен с информационным входом коммутатора и первым информационным входом первого блока буферной памяти, выход которого подключен к информационному входу блока формирования видеосигнала, выход блока формирования видеосигнала является выходом видеосигнала устройства, первый вход синхронизации блока формирования видеосигнала подключен к входу синхронизации первого блока буферной памяти, входу синхронизации блока аналого-цифрового преобразования и выходу тактовых импульсов синхрогенератора, выход коммутатора соединен с информационным входом первого регистра, выход которого является информационным выходом устройства, информационный выход синхроселектора подключен к информационному входу блока аналого-цифрового преобразования, вход синхроселектора является входом видеосигнала устройства, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения записи телевизионного кадра вещательного стандарта в реальном времени, записи и хранения более чем одного кадра избражения и реализации дополнительного режима контрольного просмотра входной видеоинформации, в него введены второй блок буферной памяти, селектор адресов, второй, третий и четвертый регистры, причем первый информационный вход второго блока буферной памяти подключен к выходу блока аналого-цифрового преобразования, выход тактовых импульсов синхрогенератора соединен с входом синхронизации второго блока буферной памяти, первый и второй выходы которого подключены соответственно к информационному входу блока памяти и второму информационному входу первого блока буферной памяти, управляющий вход второго блока буферной памяти соединен с первым управляющим входом блока формирования адреса и соединен с первым управляющим выходом блока формирования прерываний, выход сигнала окончания цикла которого подключен к первому управляющему входу селектора адресов, адресный и второй управляющий входы селектора адресов являются соответственно адресным и управляющим входами устройства, управляющий выход селектора адресов является выходом синхронизации устройства, выход записи селектора адресов соединен с входами записи, второго, третьего и четвертого регистров и блока формирования прерываний, вход считывания которого подключен к выходу считывания селектора адресов, с первого по пятый выходы выбора селектора адресов соединены соответственно с первым и вторым управляющими входами блока формирования прерываний, входами выбора кристалла второго, третьего и четвертого регистров, информационный вход второго регистра соединен с Информационными входами третьего и четвертого регистров, вторым информационным входом второго блока буферной памяти и является информационным входом устройства, первый выход ворого регистра подключен к адресному входу дешифратора и управляющему входу коммутатора, второй выход второго регистра - к первому информационному входу блока формирования адреса, второй и третий информационные входы которого соединены соответственно с выходом третьего регистра и адресным выходом синхрогенератора, выход четвертого регистра подключен к первому управляющему входу блока формирования тактовых импульсов, вход .пуска которого соединен с выходом запускающих сигналов синхрогенератора, вход выбора кристаллов блока памяти подключен к выходу дешифратора, первый и второй управляющие входы которого соединены соответственно с вто17 рым управляющим выходом блока формирования прерываний и третьим выходом управления памятью блока формирования тактовых импульсов, выход строчной синхронизации и выход кадровой 5 синхронизации синхроселектора подключены соответственно к первому и второму установочным входам синхрогенератора, выход сигналов гашения которого соединен с вторым входом синхронизации блока формирования видеосигнала, выход сигналов синхронизации синхрогенератора подключен к входу синхронизации блока формирования прерываний, третий управляющий вход которого соединен с выходом сигнала обращения к памяти блока формирования тактовых импульсов, второй управляющий вход блока формирования тактовых импульсов подключен к выходу разрешения записи блока формирования прерываний, выход разрешения считывания которого соединен с входом записи первого регистра, управляющий вход первого регистра подключен к управляющему входу первого блока буферной памяти и выходу синхронизации блока формирования тактовых импульсов, выход сигнала мультиплексирования которого соединен с вторым управляющим входом блока формирования адресов.

Таблица 1

Код на входе 54 дешифратора 6 Логический уровень на входе 55 Выходы CAS1 CAS2 CAS3 CAS4 XX 0 CAS CAS CAS CAS 00 1 1 1 1 CAS 01 1 1 1 CAS 1 10 1 1 CAS 1 1 11 1 CAS 1 1 1

Примечание: X - произвольное состояние.

Таблица 2

Адрес в восьмиричном коде Логические уровни на выходах 2 3 4 5 6 177440 1 0 0 0 0 177442 0 1 0 0 0 177444 0 0 1 0 0 177446 0 0 0 1 0 177450 0 0 0 0 1

Фиг. 5

Фиг. 8

Фиг. 9