SU1667092A1 - Устройство дл моделировани разделительной операции процесса обогащени полезных ископаемых по дискретной сепарационной характеристике - Google Patents

Abstract

Изобретение относитс  к технике моделировани  технологических процессов обогащени  полезных ископаемых и может быть использовано при исследовании разделительных операций в реальном масштабе времени. Цель изобретени  - расширение функциональных возможностей за счет воспроизведени  значений дискретно заданной сепарационной характеристики разделительной операции процесса обогащени  полезных ископаемых в реальном масштабе времени. Дл  моделировани  генератором случайных чисел 1 воспроизводитс  случайное число-аргумент дискретной сепарационной характеристики и по заданным дискретным значени м самой сепарационной характеристики в блоках 2 и 11 вычисл етс  текущее моделируемое значение сепарационной характеристики. 3 ил.

Description

Изобретение относитс  к моделированию технологических процессов обогащени  полезных ископаемых и может быть использовано в качестве приставки к вычислительной машине при проведении исследований разделительных операций в реальном масштабе времени.

Цель изобретени  - расширение функциональных возможностей путем воспроизведени  значений дискретно заданной сепарационной характеристики разделительной операции процесса обогащени  полезных ископаемых в реальном масштабе времени.

Устройство дл  моделировани  разделительной операции процесса обогащени  полезных ископаемых по дискретной сепарационной характеристике (фиг, 1) содержит генератор 1 случайных чисел, выход которого подключен к первой выходной шине всего устройства, к первому входу блока 2 вычислени  текущего значени  сепарационной характеристики, к первому входу схемы 3 сравнени  и через дешифратор 4 - к установочному входу счетчика 5 адреса.

Дешифратор 4 преобразует многорйз- р дное число на своем входе в одиночный импульс на выходе. Выход счетчика 5 адреса подключен к информационному входу коммутатора 6 и первому входу схемы 7 сравнени . Второй вход схемы 7 сравнени  соединен с выходом регистра 8 адреса. Этот же выход регистра 8 адреса подключен к информационному входу коммутатора 9. Разрешающие входы коммутаторов 6 и 9 соответственно соединены с первым и вторым выходами схемы сравнени .

Импульс на первом выходе схемы 7 сравнени  воспроизводитс  в том случае, когда содержимое счетчика 5 адреса не превосходит содержимое регистра 8 адреса. Импульс на втором выходе схемы 7 сравнени  воспроизводитс  в том случае, когда содержимое счетчика 5 адреса превосходит содержимое регистра 8 адреса.

Выходы коммутаторов 6 и 9 через блок элементов ИЛИ 10 соединены с адресным входом блока 11 пам ти значений сепарационной характеристики. Второй вход блока 11 пам ти соединен с первым выходом схемы 3 сравнени . Первый выход блока 11 пам ти соединен с вторым входом схемы 3 сравнени . Второй выход схемы сравнени  подключен к счетному входу счетчика 5 адреса .

Импульс на первом выходе схемы 3 сравнени  воспроизводитс , если число, прогенерированное генератором 1 случайных чисел не меньше числа на первом выходе блока 11 пам ти, В противном случае

вырабатываетс  импульс на второй выходной шине схемы 3 сравнени  и, соответственно , на счетном входе -четчика 5 адреса.

Второй, третий, четвертый и п тый выходы блока 11 пам ти подключены к соответствующим входам блока 2 вычислени . Выход блока 2 вычислени  соединен с второй выходной шиной всего устройства.

Адресный вход блока 11 пам ти (фиг.2)

подключен через линию 12 задержки и информационный вход коммутатора 13 к первому входу блока элементов ИЛИ 14, через линию 12 задержки, сумматор-вычитатель

15 и информационный вход коммутатора 16- к второму входу блока элементов ИЛИ 14 и через дешифратор 17 (назначение которого аналогично назначению дешифратора 4)- к установочному входу в нулевое состо ние

триггера 18. Установочный в единичное состо ние вход триггера 18 соединен с вторым входом блока 11 пам ти.

Выход блока элементов ИЛИ 14 под- ключей к адресному входу запоминающего

устройства 19. Первый информационный выход запоминающего устройства 19 соединен через инфоромационный вход коммутатора 20 с первой выходной шиной блока 11 пам ти и через регистр 21 пам ти - с информационными входами коммутаторов 22 и 23.

Второй информационный выход запоминающего устройства 19 через регистр 24 пам ти подключен к информационным входам коммутаторов 25 и 26. Выходы коммутаторов 22, 23, 25 и 26 через регистры 27, 28, 29 и 30 пам ти соединены, соответственно, с второй, третьей, четвертой и п той выходными шинами блока 11 пам ти. Разрешающие входы коммутаторов 13, 20, 23 и 25 подключены к нулевому выходу триггера 18, а коммутаторов 16, 22 и 26 - к единичному выходу триггера 18 через элемент ИЛИ 31 подключены к управл ющему входу запоминающего устройства 19.

Запоминающее устройство 19 позвол ет хранить два вектора данных: дискретные значени  аргумента сепарационной характеристики и соответствующие им тактовые

дискретные значени  сепарационной характеристики . При этом поступление адреса на вход запоминающего устройства 19обес- печивает выдачу на первый его выходной шине аргумента сепарационной характеристики , а на второй выходной шине - значений сепарационной характеристики. Адрес формируетс  в счетчике 5 адреса. Импульс на установочном входе счетчика 5 адреса обеспечивает установку его в нулевое состо ние , соответствующее адресу в запоминающем устройстве 19, по которому записаны второе значение аргумента и как таковое второе значение сепарационной характеристики . Регистр 8 адреса всегда содержит адрес, по которому в запоминающем уст- ройстве 19 хранитс  последнее значение аргумента и самое последнее значение сепарационной характеристики.

Первый и второй входы блока 2 вычислени  (фиг.З) подключены соответственно к первому и второму входам первого блока 32 вычитани . Второй и третий входы блока 2 соединены соответственно с первым и вторым входами второго блока 33 вычитани . Четвертый и п тый входы блока 2 подклю- чены соответственно к первому и второму входам третьего блока 34 вычитани . П тый вход, кроме того, соединен с входом первой линии задержки 35 блока вычислени  2. Выходы первого и третьего блоков 32 и 34 подключены, соответственно, к первому и второму входам блока 36 умножени , выход которого соединен с первым входом блока 37 делени . Второй вход блока 37 через вторую линию задержки блока 2 вычисле- нит подключен к выходу второго блока 33 вычитани . Выход блока 37 и выход первой линии 35 задержки соединен соответственно с первым и вторым входами блока 39 суммировани , выход которого  вл етс  вы- ходом всего блока 2 вычислени ,

Устройство дл  моделировани  разделительной операции процесса обогащени  полезных ископаемых по дискретной сепарационной характеристике работает следу- ющим образом.

Генератор 1 случайных чисел воспроизводит случайное число - текущее значение аргумента сепарационной характеристики, которое поступает на первую выходную ши- ну все го устройства, на первую входную шину блока 2, на первый вход схемы 3 сравнени  и после преобразовани  в одиночный импульс дешифратором 4 - на установочный вход счетчика 5 адреса. Импульс на установочном входе счетчика 5 адреса переводит его в состо ние, соответствующее адресу в запоминающем устройстве 19. по которому записаны второе значение аргумента заданной сепарационной характе- ристики и как таковое второе значение сепарационной характеристики.

Установленный начальный адрес подаетс  на информационный вход коммутатора 6 и первый вход схемы 7 сравнени , на вто- рой вход которой, также как и на информационный вход коммутатора 9, поступает содержимое регистра 8 адреса - адрес в запоминающем устройстве 19, по которому записаны последнее значение аргумента и

как таковое последнее значение сепарационной характеристики.

Если содержимое счетчика 5 адреса не превосходит содержимое регистра 8 адреса , то на первом выходе схемы 7 сравнени  вырабатываетс  сигнал, который открывает коммутатор 6 и обеспечивает поступление адреса из счетчика 5 адреса через коммутатор 6 и блок элементов ИЛИ 10 на адресный вход блока 11 пам ти. В противном случае, когда содержимое счетчика 5 адреса превосходит адрес, хран щийс  в регистре 8 адреса, вырабатываетс  сигнал на втором выходе схемы 7 сравнени , который открывает коммутатор 9 и обеспечивает поступление адреса из регистра 8 адреса через коммутатор 9 и блок элементов ИЛИ 10 на адресный вход блока 11 пам ти.

Адрес на адресном входе блока 11 пам ти поступает на вход дешифратора 17, который преобразует его в сигнал, поступающий на вход триггера 18 и устанавливающий его в нулевое состо ние. Этот же адрес поступает через линию 12 задержки на вход коммутатора 13 и вход сумматора-вычитател  15. Лини  12 задержки обеспечивает синхронизацию работы блока 11 пам ти, необхо- димость в которой обусловливаетс  необходимостью перевода триггера 18 в нулевое состо ние до начала обработки блоком 11 пам ти адреса, поступающего на его адресный вход. Сумматор-вычитатель 15 при поступлении на его вход адреса от линии 12 задержки формирует адрес, предшествующий поступающему на его вход.

Так как триггер 18 находитс  в нулевом состо нии, что обеспечивает открытие коммутатора 13, адрес с адресного входа блока 11 пам ти через линию 12 задержки, коммутатор 13 и блок элементов ИЛИ 14 поступает на вход запоминающего устройства 19. В запоминающем устройстве 19 хран тс  два вектора данных: вектор заданных значений аргумента сепарационной характеристики и соответствующий ему вектор значений сепарационной характеристики. При поступлении адреса на вход запоминающего устройства 19 и сигнала от триггера 18, проход щего через элемент ИЛИ 31 на управл ющий вход запоминающего устройства 19, на первом его выходе воспроизводитс  соответствующее этому адресу значение аргумента сепарационной характеристики, а на втором выходе запоминающего устройства 19 -соответствующее поданному адресу и выбранному по нему значение аргумента - значение сепарационной характеристики .

Аргумент и значение сепарационной характеристики записываетс  в регистры 21 и

24 пам ти соответственно. Так как триггер 18 находитс  в нулевом состо нии и, следовательно , коммутаторы 23 и 25 открыты, содержимое регистров 21 и 24 пам ти переписываетс  в регистры 28 и 29.

Значение аргумента сепарационной характеристики с первого выхода запоминающего устройства 11 через коммутатор 20 подаетс  на второй вход схемы 3 сравнени  (коммутатор 20 открыт, так как на его разрешающем входе имеетс  сигнал, поданный с нулевого выхода триггера 18). Если текущее значение сепарационной характеристики, прогенерированное генератором 1 случайных чисел, меньше заданного значени  аргумента сепарационной характеристики, извлеченного из запоминающего устройства 19, то вырабатываетс  сигнал на второй выходной шине схемы 3 сравнени , поступающий на счетный вход счетчика 5 адреса. Этот сигнал переводит счетчик 5 адреса в состо ние, соответствующее последующему адресу запоминающего устройства 19 в сравнении с ранее записанным в счетчике адреса 5 адресном. В противном случае (текущее значение аргумента сепарационной характеристики не меньше заданного значени  ее аргумента) вырабатываетс  сигнал на первом выходе схемы 3 сравнени . По этому сигналу триггер 18 переводитс  в единичное состо ние, открываетс  коммутатор 16 и адрес, вычисленный сумматором-вычи- тателем 15, через коммутатор 16 и блок элементов ИЛИ 14 поступает на вход запоминающего устройства 19.

Одновременно сигнал с единичного выхода триггера 18 через элемент ИЛИ 31 поступает на управл ющий вход запоминающего устройства 19. Соответствующее этому адресу значение аргумента сепарационной характеристики ЧРПРЧ рргистр 21 пам ти и коммутатор 22 (коммутатор 22 открыт, так как триггер 18 находитс  в единичном состо нии) записываетс  в регистр 27 пам ти. Заданное значение сепарационной характеристики через регистр 24 пам ти и коммутатор 26, также открытый в св зи с тем, что триггер 18 находитс  в единичном состо нии, записываетс  в регистр 30 пам ти . Таким образом, в регистрах 27-30 пам ти хран тс  числа X(k-1). X(k). Y(k). Y(k-1) соответственно, необходимые дл  отыскивани  текущего значени  сепарационной характеристики, где X - текущее (прогенерированное генератором случайных чисел) значение аргумента сепарационной характеристики;

X(k-1), X(k) - заданные дискретные значени  аргументов сепарационной характеристики (X(k-lK X X(k);

Y(k-1), Y(k) - заданные дискретные значени  сепарационной характеристики, соответствующие X(k-1) и X(k):

Y - текущее (воспроизводимое) значе- ниё сепарационной характеристики (Y(k-iy Y Y0c)).

Блок 2 вычислени  по текущему значению аргумента, прогенерированному генератором 1 случайных чисел и содержимым регистров 27-30 пам ти вычисл ет текущее значение сепарационной характеристики, которое подаетс  на вторую выходную шину всего устройства. При этом блоки 32, 33 и 34 вычисл ют соответственно разности X - X(k-1),X(k)-X(k-1)(k)- Y(k-1). Блок 36 вычисл ет произведение X - X(k-1) Y(k) - Y(k-1), блок 37 осуществл ет деление

X-X(k-1)Y(k)-Y(k-1) X(k)-X(k-1)j

а блок 39 к этой дроби прибавл ет Y(k-1) При этом линии 35 и 38 задержки предназначены дл  синхронизации вычислений.

Claims (3)

1. Формула изобретени  1. Устройство дл  моделировани  разделительной операции процесса обогащени  полезных ископаемых по дискретной

   0 сепарационной характеристике, содержащее дешифратор и блок пам ти значений сепарационной характеристики, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет вос5 произведени  значений дискретно заданной сепарационной характеристики разделительной операции процесса обогащени  полезных ископаемых в реальном масштабе времени, введены блок вычисле0 ни  текущего значени  сепарационной характеристики две схемы сравнени , счетчик адреса, регистр адреса, два коммутатора, блок элементов ИЛИ и генератор случайных чисел, выход которого подключен к первой

   5 выходной шине устройства, к первому входу блока вычислени  текущего значени  сепарационной характеристики, к первому входу первой схемы сравнени  и через дешифратор - к установочному входу счет0 чика адреса, выходом соединенного с информационным входом первого коммутатора и первым входом второй схемы сравнени , второй вход которой подключен к выходу регистра адреса, соединенного с

   5 информационным входом второго коммутатора , при этом разрешающие входы первого и второго коммутаторов соответственно подключены к выходам Меньше и Больше второй схемы сравнени , а выходы первого и второго коммутаторов через блок

   элементов ИЛИ соединены с адресным входом блока пам ти значений сепарационной характеристики, тактовый вход которого подключен к выходу Больше первой схемы сравнени , выходом Меньше соединенной со счетным входом счетчика адреса, при этом первый информационный выход блока пам ти значений сепарационной характеристики подключен к второму информационному входу первой схемы сравнени , а с второго по п тый информационные выходы блока пам ти значений сепарационной характеристики подключены соответственно к одноименным входам блока вычислени  текущего значени  сепарационной характеристики , выход которого соединен с второй выходной шиной устройства.
2. 2. Устройство поп.1.отличающее- с   тем, что блок пам ти значений сепарационной характеристики содержит триггер, дешифратор, сумматор-вычитатель, шесть регистров пам ти, семь коммутаторов, элемент ИЛИ и блок элементов ИЛИ, линию задержки и запоминающее устройство, при этом адресный вход блока пам ти значений сепарационной характеристики подключен через линию задержки и информационный вход первого коммутатора к первому входу блока элементов ИЛИ, через линию задержки , сумматор-вычитатель и информационный вход второго коммутатора - к второму входу блока элементов ИЛИ и через дешифратор - к установочному в нулевое состо ние входу триггера, установочный в единичное состо ние вход которого соединен с тактовым входом блока пам ти значений сепарационной характеристики, а выход блока элементов ИЛИ подключен к адресному входу запоминающего устройства , первый информационный выход которого соединен с информационным входом третьего коммутатора, выход которого соединен с первой выходной шиной блока пам ти значений сепарационной характеристики и через первый регистр пам ти - с информационными входами четвертого и п того коммутаторов, второй информационный выход запоминающего устройства через второй регистр пам ти подключен к информационным входам шестого и седьмого коммутаторов, а выходы с четвертого по седьмой коммутаторов через соответственно третий - шестой регистры пам ти соединены с второго по п тый информационными выходами блока пам ти значений сепарационной характеристики, причем разрешающие входы первого, третьего, п того и шестого коммутаторов подключены к нулевому выходу триггера, разрешающие входы второго, четвертого и седьмого коммутаторов - с единичным выходом триггера,

   а тактовый вход запоминающего устройства через элемент ИЛИ соединен с нулевым и единичным выходами триггера.
3. 3. Устройство поп.1,отличающее- с   тем, что блок вычислени  текущего значени  сепарационной характеристики содержит три блока вычитани , блок умножени , блок делени , блок суммировани  и две линии задержки, при этом первый вход блока вычислени  текущего значени 

   сепарационной характеристики подключен к первому входу первого блока вычитани , второй вход которого соединен с вторым входом блока вычислени  текущего значени  сепарационной характеристики, подключенного к первому входу второго блока вычитани , второй вход которого соединен с третьим входом блока вычислени  текущего значени  сепарационной характеристики , четвертый вход которого подключен к

   первому входу третьего блока вычитани , второй вход которого соединен с п тым входом блока вычислени  текущего значени  сепарационной характеристики, св занным также с входом первой линии задержки блока вычислени  текущего значени  сепарационной характеристики,а выходы первого и третьего блоков вычитани  соединены соответственно с первым и вторым входами блока умножени , выход которого подключен к первому входу блока делени , второй вход которого через вторую линию задержки блока вычислени  текущего значени  сепарационной характеристики соединен с выходом второго блока вычитани , а выход

   блока делени  подключен к первому входу блока суммировани , второй вход которого через первую линию задержки блока вычислени  текущего значени  сепарационной характеристики соединен с п тым входом

   блока вычислени  текущего значени  сепарационной характеристики, выход которого подключен к выходу блока суммировани .

   i

   //

   ±

   Фиг. 2 25