SU1656531A1 - Устройство дл извлечени корн третьей степени - Google Patents

Устройство дл извлечени корн третьей степени Download PDF

Info

Publication number
SU1656531A1
SU1656531A1 SU894671370A SU4671370A SU1656531A1 SU 1656531 A1 SU1656531 A1 SU 1656531A1 SU 894671370 A SU894671370 A SU 894671370A SU 4671370 A SU4671370 A SU 4671370A SU 1656531 A1 SU1656531 A1 SU 1656531A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
register
input
mantissa
information input
Prior art date
Application number
SU894671370A
Other languages
English (en)
Inventor
Евгений Алексеевич Колесников
Анатолий Сергеевич Просочкин
Сергей Федорович Свиньин
Original Assignee
Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) filed Critical Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority to SU894671370A priority Critical patent/SU1656531A1/ru
Application granted granted Critical
Publication of SU1656531A1 publication Critical patent/SU1656531A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - расширение области применени  за счет возможности извлекать корень степени больше трех. Устройство , содержащее триггеры 1, 3, 4, регистры мантиссы 13, 17, 19, 27, регистры пор дка 6, 10, 11, блоки пам ти 8, 9, 15, 28, умножитель 16, сумматор 18. за счет введени  регистра 22 степени, элемента И 24, буферного регистра 25 и второго умножител  26 позвол ет реализовать режим извлечени  корней произвольных степеней дл  чисел с плавающей зап той. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  извлечени  корн  произвольной целой степени в вычислительных машинах и устройствах с обработкой данных в формате с плавающей зап той.
Цель изобретени  - расширение области применени  за счет возможности извлекать корень степени больше трех.
На чертеже представлена структурна  схема устройства. Устройство содержит триггеры 1-3, вход 4. выход 5 знака устройства, первый регистр 6 пор дка, вход 7 пор дка устройства, первый 8 и второй 9 блоки пам ти , второй 10 и третий 11 регистры пор дка , выход 12 пор дка, первый регистр 13 мантиссы, вход 14 мантиссы устройства, третий блок 15 пам ти, первый умножитель 16, второй регистр 17 мантиссы, сумматор 18, третий регистр 19 мантиссы, выход 20 мантиссы устройства, вход 21 синхронизации устройства, регистр 22 степени, вход 23 степени устройства, элемент И 24, буферный
регистр 25, второй умножитель 26, четвертый регистр 27 мантиссы, четвертый блок 28 пам ти.
Дл  вычислени  функции вида (М
2P)1/N
w
Ј
используетс  соотношение
М
1/N.
(M-2r)1/1N M1 r Ml-2 /N-lp P1
М - мантисса;
Р - пор док;
P/N - цела  часть частного.
Функции P/N и 2P/N P/N вычисл ютс  пр мым табличным способом.
Устройство работает следующим образом.
Подаетс  первый тактирующий импульс с входа 21 синхронизации на входы синхронизации триггера 1, регистра 22 степени, первого регистра 6 пор дка и первого регистра 13 мантиссы. По этому синхроимпульсу в триггер 1 заноситс  код знака с входа 4 ввода знака, регистр 6 пор дка принимает код пор дка с входа 7 ввода пор дка, в регистр 13 мантиссы заноситс  код мантиссы
о ел
Os
ел
00
с входа 14 ввода мантиссы, регистр 22 степени принимает код степени с входа 23 ввода кода степени.
Если старший разр д регистра 22 кода степени равен единице, то на информационный вход триггера 2 поступает код знака с выхода триггера 1, если нулю, то на информационном входе триггера 2 по вл етс  сигнал логического нул , Остальные разр ды кода из регистра 22 кода степени поступают на адресный вход старших разр дов блоков 8, 9, 15 и 26 пам ти и позвол ют выбирать из них только те значени , которые относ тс  к вычислению корней степени. Из блока 8 пам ти считываетс  значение P/N, которое поступает на информационный вход второго регистра 10 пор дка. Из блока 9 пам ти считываетс  значение , которое поступает на информационный вход буферного регистра 25. На адресный вход младших разр дов блока 15 пам ти подаютс  старшие разр ды с первого регистра 13 мантиссы. Из блока 15 пам ти считываетс  значение коэффициента наклона функции М на 1-м участке, где I 1...I, которое умножаетс  умножителем 16 на величину (М - М|)/п, определ емую кодом младших разр дов первого регистра 13 мантиссы, результат поступает на информационный вход второго регистра 17 мантиссы. На адресный вход младших разр дов блока 28 пам ти подаютс  старшие разр ды первого регистра 13 мантиссы . Из блока 28 пам ти считываетс  значение M|1/N, где MI - значение мантиссы в узловой точке. Результат поступает на информационный вход четвертого регистра 27 мантиссы.
По второму тактирующему импульсу, поступившему по входу 21 синхронизации , производитс  запись во второй триггер 2, второй регистр 10 пор дка, буферный регистр 25, второй регистр 17 мантиссы и четвертый регистр 27 мантиссы кодов, поступивших на их информационные входы. Содержимое второго 17 и четвертого 27 регистров мантиссы складываетс  на сумматоре 18, а результат умножаетс  умножителем 26 на код из буферного регистра 25. Таким образом , на информационный вход третьего регистра 19 мантиссы поступает следующее выражение:
2P/N-F/N(.(M,1/N+ K(),
1/N
где Kj - коэффициент наклона функции М на 1-м участке ее аппроксимации.
По первому тактирующему импульсу следующего цикла в триггер 3 записываетс 
значение из триггера 2, третий регистр 11 пор дка принимает значение из второго регистра 10 пор дка, а третий регистр 19 мантиссы - код со своего информационного
5 входа. На вход 5 вывода знака поступает код знака результата из триггера 3, на вход 12 выхода пор дка - код пор дка из третьего регистра 11 пор дка, на вход 20 выхода мантиссы - код мантиссы результата из
10 третьего регистра 19 мантиссы.

Claims (1)

  1. Формула изобретени  Устройство дл  извлечени  корн  третьей степени, содержащее с первого по третий триггеры, четыре регистра мантиссы,
    15 умножитель, с первого по третий регистры пор дка, сумматор, четыре блока пам ти, причем информационный вход первого триггера соединен с входом знака устройства , выход второго триггера соединен с ин20 формационным входом третьего триггера, выход которого  вл етс  выходом знака устройства , информационный вход первого регистра пор дка подключен к входу пор дка устройства, а выход - к адресным входам
    25 младших разр дов первого и второго блоков пам ти, выход первого блока пам ти соединен с информационным входом второго регистра пор дка, выход которого соединен с информационным входом третьего
    30 регистра пор дка, выход которого  вл етс  выходом пор дка устройства, информационный вход первого регистра мантиссы подключен к входу мантиссы устройства, а выход старших разр дов - к адресным вхо35 дам младших разр дов третьего блока пам ти , выход которого соединен с входом первого сомножител  первого умножител , вход второго сомножител  которого соединен с выходом младших разр дов первого
    40 регистра мантиссы, а выход - с информационным входом второго регистра мантиссы, выход которого соединен с первым входом сумматора, выход третьего регистра мантиссы  вл етс  выходом мантиссы устрой45 ства, входы синхронизации с первого по третий триггеров, первого, второго и третьего регистров пор дка, с первого по четвертый регистров мантиссы соединены с входом синхронизации устройства, отличающее50 с   тем, что, с целью расширени  области применени  за счет возможности извлекать корень степени больше трех, в него введены регистр степени, буферный регистр, элемент И и второй умножитель, причем инфор55 мационный вход регистра степени соединен с входом степени устройства, а выход первого разр да - с первым входом элемента И, второй вход которого подключен к выходу первого триггера, а выход - к информационному входу второго триггера, выходы разр дов регистра степени, кроме первого разр да , соединены с адресными входами старших разр дов с первого по четвертый блоков пам ти, выход второго блока пам ти соединен с информационным входом буферного регистра, выход которого соединен с входом первого сомножител  второго умножител , выход которого подключен к информационному входу третьего регистра мантиссы, а второй вход - к выходу сумма
    тора, второй вход которого соединен с выходом четвертого регистра мантиссы, информационный вход которого подключен к выходу четвертого блока пам ти, адресный вход младших разр дов которого соединен с выходом старших разр дов первого регистра мантиссы, входы синхронизации регистра степени и буферного регистра подключены к входу синхронизации устройства.
SU894671370A 1989-04-03 1989-04-03 Устройство дл извлечени корн третьей степени SU1656531A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894671370A SU1656531A1 (ru) 1989-04-03 1989-04-03 Устройство дл извлечени корн третьей степени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894671370A SU1656531A1 (ru) 1989-04-03 1989-04-03 Устройство дл извлечени корн третьей степени

Publications (1)

Publication Number Publication Date
SU1656531A1 true SU1656531A1 (ru) 1991-06-15

Family

ID=21438305

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894671370A SU1656531A1 (ru) 1989-04-03 1989-04-03 Устройство дл извлечени корн третьей степени

Country Status (1)

Country Link
SU (1) SU1656531A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 883898,кл. G 06 F 7/552, 1981. Авторское свидетельство СССР № 1288695, кл. G 06 F 17/552, 1987. *

Similar Documents

Publication Publication Date Title
US4899273A (en) Circuit simulation method with clock event suppression for debugging LSI circuits
US3813529A (en) Digital high order interpolator
Parker Algorithms and Data Structures in C++
SU1656531A1 (ru) Устройство дл извлечени корн третьей степени
US3716843A (en) Modular signal processor
JPH0315221B2 (ru)
SU769520A1 (ru) Устройство дл управлени вводом- выводом информации
SU769537A1 (ru) Квадратор
RU2022337C1 (ru) Преобразователь параллельного знакоразрядного кода в дополнительный двоичный код
JPS642970B2 (ru)
SU997033A1 (ru) Вычислительное устройство
SU1283756A1 (ru) Устройство дл вычислени квадратного корн
SU991409A1 (ru) Устройство дл определени количества единиц в двоичном числе
SU388259A1 (ru) Устройство для определения старшинства выполняемых операций в вычислительных
SU440795A1 (ru) Реверсивный двоичный счетчик
SU1672468A1 (ru) Устройство дл реализации быстрого преобразовани Фурье
SU1649537A1 (ru) Устройство дл умножени
SU1661758A1 (ru) Арифметический расширитель
SU809387A1 (ru) Устройство сдвига
RU2580803C1 (ru) Устройство поиска информации
SU1372344A1 (ru) Устройство дл приема дискретных сигналов
SU1809438A1 (en) Divider
SU1662004A1 (ru) Преобразователь двоично-дес тичного кода в двоичный
SU1562966A1 (ru) Устройство дл выбора асинхронных сигналов по критерию М из N
SU1509890A1 (ru) Устройство дл формировани структурированных файлов