SU1647911A1

SU1647911A1 - Устройство дл кодировани видеосигнала

Info

Publication number: SU1647911A1
Application number: SU894688751A
Authority: SU
Inventors: Сергей Анатольевич Куликов
Original assignee: Предприятие П/Я А-1772
Priority date: 1989-05-11
Filing date: 1989-05-11
Publication date: 1991-05-07

Abstract

Изобретение относитс к вычислительной технике и технике св зи. Его использование в цифровых телевизионных системах с эффективным кодированием видеоданных позвол ет повысить информативность устройства Устройство содержит блок 1 временных задержек, сумматоры 2-5, блоки 8-14 вычитани , источник 15 посто нного кода, блок 16 сравнени , блок 17 инвертировани , коммутатор 18, блоки 19-22 давлени , синхрогенератор 24 и преобразователь 25 параллельного кода в последовательный Благодар введению сумматоров 6,7 и регистра 23 в устройстве обеспечиваетс совместное кодирование двух групп трансформированных элементов, что уменьшает расход бит на кодирование одного элемента с четырех до трех без заметных потерь качества изображени 1 ил

Description

Изобретение относится к вычислительной технике и технике связи и может быть использовано при построении цифровых телевизионных систем с эффективным кодированием видеоданных. _ч

Цель изобретения - повышение информативности устройства.

На чертеже приведена блок-схема устройства.

Устройство содержит блок 1 временных задержек, первый - шестой сумматоры 2-7, первый - седьмой блоки 8-14 вычитания, источник 15 постоянного кода, блок 16 сравнения. блок 17 инвертирования, коммутатор 18, первый - четвертый блоки 19-22 деления, регистр 23, синхрогенератор 24 и преобразователь 25 параллельного кода в последовательный.

Блок 1 представляет собой последовательно-параллельный регистр. Первый блок 19 деления предназначен для деления входного числа на 4 и состоит из сумматора и дешифратора, который анализирует два младших разряда входного кода. Если код в этих младших разрядах равен 10 или 11, то единица с дешифратора добавляется в сумме торе блока 19 к коду шести старших разрядов. Блоки 20-22 осуществляют матричное деление двух кодов без сохранения остатка.

Преобразователь 25 состоит из буферного регистра для записи информации с первых - четвертых информационных входов и параллельно-последовательного регистра для преобразования 15-разрядного кодового слова с буферного, регистра и девятиразрядного кодового слова с пятыхседьмых информационных входов в 24-рядное последовательное кодовое слово.

Синхрогенератор 24 на первом выходе формирует сигнал с частотой f₃ элемента (видеосигнала), на втором выходе - с частотой f₃/4 группы, на третьем выходе - с канальной частотой ίκ, на четвертом - с частотой f₃/8 блока. При этом частота f₃/4 подается в преобразователе 25 на буферный регистр,

Устройство работает следующим образом.

На вход блока 1 временных задержек поступает видеосигнал в цифровом виде (дискретизированный и квантованный на 64 уровня). В блоке 1 временных задержек осуществляется преобразование четырех последовательно поступающих на вход отсчетов ao,.ai, аг и аз видеосигнала в параллельный четырехэлементный сигнал. Группа из четырех элементов изображения подвергается быстрому преобразованию

Адамара и в результате формируются элементы трансформанты Адамара:

во = а_о + ai + аг + аз:

bi = Эо - ai + аг - аз: (1)

В2 - Эо + ai - аг - аз: вз = а_о - ai - аг + аз.

Элементы во и bi формируются на выходах третьего и четвертого сумматоров 4 и 5 соответственно, а элементы вг и вз - на выходах третьего и четвертого блоков 10 и 11 вычитания.

Так как 0 < ai < 63 (i = 0, 1,2, 3), то из формулы (1) следует, что 0 < во S 252,а -126 < bj < 126, где j = 1,2, 3.

Таким образом, на кодирование Bj (i “ 0, 1,2,3) необходимо затратить 8 бит. Причем один из восьми разрядов bi является знаковым. Сжатие потока видеоданных в 1,5 раза может быть получено семиразрядным кодированием во и трехразрядным кодированием bi, вг, вз. Если на 4 шестиразрядных элемента ао, ai, аг, аз в сумме отводится 24 бита, то на элементы трансформанты во, вч. вг, вз нужно затратить 16 бит, т.е. в 24/16 = 1,5 раза меньше.

Шесть передаваемых разрядов во являются старшими разрядами восьмиразрядного колда во. Один из трех передаваемых разрядов bi является знаковым. Два других разряда вычисляются по адаптивной процедуре. Адаптация заключается в выборе передаваемого значения bi в зависимости от значения во для каждого кодируемого квартета элементов ао. ai. а? и аз.

В основу адаптивного кодирования положена зависимость границ (верхней и нижней) изменения в> от во:

{во, если ₽о ^126, (252-во), если во 2 126. (2)

На кодирование I bi I отводится 2 бита. Адаптивное четырехуровневое (двухбитовое) кодирование I bi I осуществляется по следующему алгоритму. Для каждой кодируемой группы из четырех элементов вычисляется

Гво/4, если во — 126.

((252-во)/4, если во S 126.

Значение (252-во) заменяется инверсией во при во >126 и формируется в блоке 17. Сравнение во с 126 производится с помощью блока 16. Код числа 126 задается источником 15. Выбор во или (252-во) для вычисления с осуществляется коммутато ром 18. управляемым сигналом с выхода блока 16. На первом блоке 19 деления производится вычисление с. Затем модуль | в, I каждого из коэффициентов bi, в₂, вз делится на с в блоках 20-22 и результаты деления трехразрядный код (один разряд знаковый, равный знаку bi) передается на преобразователь 25.

Известно, что для типовых вещательных изображений интервал межэлементной корреляции составляет 16 элементов. Следовательно, имеется высокая корреляция между соседними кодируемыми группами и, в первую очередь, между значениями во в смежных группах.

Представим выражение (1) для.вгО = 1, 2, 3) в следующем виде:

bi = ао - ai + а₂ - аз = ао + ai + а₂ + аз-2аг - 2аз = во - 2(ai + аз):

в₂ = ао + 31 - а₂ - аз = ао + ai+ а₂ + аз - 2а₂-2аз = во - 2(а₂ + аз):

вз = ао - ai - а₂ + аз = ао + ai + а₂ + аз -2ai - 2а₂ = во - 2(ai + а₂).

(3)

Из выражения (3). в частности, следует, что для вычисления bi. в₂. вз может быть использовано любое значение во. Например, если через а обозначить кодируемую группу, а через «' - предшествующую, то для вычисления Bi, I = 1, 3 группы «может быть использовано значение в₀' группы о*. Поэтому кодируемые группы из четырех элементов объединяются в блоки - по две группы в каждом блоке. Для первой группы блока, назовем ее а вычисляются во. вц в₂и йз, при этом осуществляется адаптивное квантование В1, в₂ и вз по изложенному алгоритму. Для второй группы блока - о¹ с элементами а¹ о. a ^ιι, а'₂ и аз производится вычисление:

bS =.. во - 2 (а^Г1 + аз); в'2 = во - 2(а'г + аз); в'з = во -2(a^zi + а2).

Значение во снимается с регистра 23, на котором производится запоминание во группы а на такт группы. Вычисление 2(di + а'з) и 2(ai + а₂)₍производится на сумматорах 7 и 6. Сумма (а₂ + ab) формируется на выходе второго сумматора 3.·

Значения di, в'₂, в'з определяются с помощью трех блоков 12-14 вычитания. Для двух групп блока - а и а в канал связи отправляются коды во, bi. в₂. вз, b’i. ё₂, вз. При этом, так как в·,, i - 1,З, не зависят от во, не производится адаптивное квантование данных переменных.

В декодере на приемной стороне значения ао, ai, а₂, аз группы « и значения ai. а₂. аз группы а^! вычисляются на основании выражений (1), а значение ао определяется путем интерполяции, например, следующим образом:

ао = 2 (^а4 + 31).

На кодирование to отводится 6 бит, на кодирование bi, в₂, вз, (и, в₂, вз - по 3 бита. В результате блок из 8 шестиразрядных элементов представлен кодовым словом из 24 битов, т.е. по 3 бита на элемент.

Таким образом, за счет исключения из передачи одного кода во на две группы осуществляется уменьшение расхода бит на кодирование элемента изображения с 4 до 3. При этом, благодаря пересчету высокочастотных элементов, т.е. их подстройку под во. а также интерполяции ао эффективное кодирование во не приводит к заметным потерям качества декодированных изображений.

Claims

Формула изобретения

Устройство для кодирования видеосигнала, содержащее блок временных задержек, информационный вход которого является входом устройства, а первые и вторые выходы соединены с одноименными входами первых сумматора и блока вычитания, третьи и четвертые выходы блока временных задержек подключены соответственно к первым и вторым входам второго сумматора и блока вычитания, выходы первого и второго сумматоров соединены соответственно с первыми и вторыми входами третьих сумматора и блока вычитания, выходы первого и второго блоков вычитания подключены соответственно к первым и вторым входам четвертых сумматора и блока вычитания,, выходы третьего сумматора соединены с первыми входами блока сравнения, входами блока инвертирования и первыми информационными входами преобразователя параллельного кода в последовательный и коммутатора, выходы которого подключены к входам первого блока деления, выходы четвертого сумматора третьего и четвертого блоков вычитания соединены с первыми входами соответственно второго - четвертого блоков деления, выходы которых подключены соответственно к вторым - четвертым информационным входам преобразователя параллельного кода в последовательный, выход которого является выходом устройства, пятый- седьмой блоки вычитания, источник постоянного кода, выходы которого соединены с вторыми входами блока сравнения, синхрогенератор, первый выход которого подключен к тактовому входу блока временных задержек, второй вы- 5 ход синхрогенератора соединен с входом синхронизации блока временных задержек и первым входом синхронизации преобразователя параллельного кода в последовательный, третий выход синхрогенератора 10 подключен к тактовому входу преобразователя параллельного кода в последовательный, выходы блока инвертирования и выход блока сравнения соединены с вторыми информационными и управляющим входами коммутатора, выходы первого блока деления подключены к вторым входам второго и четвертого блоков деления, отличающееся тем, что, с целью повышения информативности устройства, в него введены регистр и пя- 20 тый и шестой сумматоры, первые входы которых соответственно объединены и подключены к вторым выходам блока временных задержек, вторые входы пятого и шестого сумматоров подключены соответственно к третьим и четвертым выходам блока временных задержек, первые входы пятого блока вычитания подключены к выходам второго сумматора, выходы пятого и шестого сумматоров соединены с первыми входами соответственно шестого и седьмого блоков вычитания, информационные входы регистра подключены к выходам третьего сумматора, тактовый вход регистра подключен к второму выходу синхрогенератора, четвертый выход которого соединен с вторым входом синхронизации преобразова15 теля параллельного кода в последовательный, вторые входы третьего блока деления подключены к выходам первого блока деления, выходы регистра соединены с вторыми входами пятого-седьмого блоков вычитания, выходы которых подключены соответственно к пятым-седьмым информационным входам преобразователя параллельного кода в последовательный.