SU1594706A1

SU1594706A1 - Устройство дл кодировани видеосигнала

Info

Publication number: SU1594706A1
Application number: SU884484730A
Authority: SU
Inventors: Сергей Анатольевич Куликов
Original assignee: Предприятие П/Я А-1772
Priority date: 1988-09-19
Filing date: 1988-09-19
Publication date: 1990-09-23

Abstract

Изобретение относитс к технике св зи и вычислительной технике и может быть использовано в телевизионных системах со сжатием видеоданных. Цель изобретени - повышение информативности. Устройство содержит блок 1 временных задержек, блоки 2-5 сложени , блоки 6-9 вычитани , блок 10 инвертировани , коммутаторы 11,12, элемент 13 сравнени , источник 15 посто нного кода, блоки 17-20 делени , преобразователь 22 параллельного кода в последовательный и синхрогенератор 23. Благодар введению элемента 14 сравнени , источника 16 посто нного кода и блока 21 перемножени в устройстве обеспечиваетс сжатие видеоданных до 3 бит/элемент за счет зональной фильтрации элементов трансформанты Уолша-Адамара. При этом структурна избыточность трансформанты используетс дл повышени точности преобразовани при грубом квантовании высокочастотных элементов. 1 ил.

Description

Изобретение относится к технике связи и вычислительной технике и может быть использовано в телевизионных системах со сжатием видеоданных.

Цель изобретения - повышение инфор- 5 мативности.

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 временных задержек, первый-четвертый блоки 2-5 10 сложения, первый-четвертый блоки 6-9 вычитания, блок 10 инвертирования, первый и второй коммутаторы 11 и 12, первый и вто-. рой элементы 13 и 14 сравнения, первый и второй источники 15 и 16 постоянного кода, 15 первый-четвертый блоки 17-20 деления, блок 21 перемножения, преобразователь 22 параллельного кода в последовательный и синхрогенератор 23.

Устройство реализует эффективное ко- 20 дирование видеосигнала на основе быстрого преобразования Уолша-Адамара. Для четырех элементов а1 (I = 0,3) кодируемой группы вычисляются четыре элемента Ь) трансформанты Адамара: 25

Ьо = ао + а1+а 2.+аз,

6ι = ао ~Э1+ аг - аз, (1)

Ь2 = ао + а-ι-аг ~ аз,

Ьз = ао -Э1-Э2 + аз.

После этого в устройстве осуществляет- 30 ся сжатие до 3 бит/элеменг с помощью трех операций: зональной фильтрации, заключа-. ющейсяв исключении из передачи Ьз с приравниванием его к нулю на приемной стороне:адаптивного квантования 6ι на ин- 35 тервале с переменными границами, значения которых зависят от Ьо для каждой кодируемой группы: адаптивного квантования Ьг на интервале с переменными границами, значения которых зависят от Ьо, Ь1 и 40 Ьз = 0. · .

Зональная фильтрация является основным инструментом сокращения цифрового потока при кодировании с преобразованием. Исключаются из передйчи те эле- 45 менты трансформанты, среднее значение которых по совокупности типовых сюжетов является минимальным . Номера этих элементов зависят от конфигурации и размеров кодируемой группы; В предлагаемом 50 кодере одновременному кодированию подвергаются четыре элемента одной ТВ строки. Для ТВ изображения наиболее вероятны равномерностные участки и участки с плавным изменением яркости. Группа, соответ- 55 ствующая равнояркостному участку, имеет Ь1 = Ьг =Ьз = 0. Участок с плавным изменением яркости приближенно может быть описан следующим образом: а1 = ао ⁺ х, аг = = 31 + х и аз = аг + х или а ι = ао - х, аг = Э1 - х и аз = аг - х. Для таких участков элемент Ьз также равен нулю, а Ь1 и Ьг отличны от нуля,' Так как элемент Ьз равен нулю для наиболее вероятных кодируемых групп, то именно он исключается из передачи и приравнивается к нулю в декодере.

Адаптивное квантование Ь1 в зависимости от значения Ьо производится так. Для каждой кодируемой группы из четырех элементов изображения вычисляется величина

Ьо/4 252 - Ь_о , если Ьо < 126 , , если Ьо > 126 .

Затем модель | Ь1 I делится на Δ и результат деления <ЬР - трехразрядный.код (один разряд - знаковый, равный знаку Ь-ι) передается на выход. Пусть Ьо= 28, 6ι = -22. Так как Ьо = 28 < .126, то А=Ьо/4 = 7и < Ь)> = =-3. На приемной стороне по принятому Ьо также вычисляется Δ , а значение οι определяется по правилу

Ъч = < ьι> · Δ. _А

Для рассмотренного примера Ь1 =-21. Новым в предлагаемом устройстве является адаптивное квантование Ьг в зависимости от Ьо. Ь1 и Ьз = 0.

Известно следующее выражение:

-Ьо + I Ь1+ Ьз I Ьг2 Ьо - I Ьι—Ьз I при 0 <Ьо <126, , (2)

-252+ Ьо+ I Ьι-Ьз I < Ьг 252 -Ьо -1 Ь; + Ьз I при 126 < Ьо 252.

Так как Ьз исключается из передачи и приравнивается к нулю в декодере, то выражение (2) может быть записано в следующем виде:

-Ьо + 1Ь11 < Ьг < Ьо~ I Ь11 при

0< ЬО <126,. (3)

-252+Ьо+I Ь11 < Ьг 252-Ьо1-Ь11 при 126 <Ьо <252.

Система неравенств (3) в предлагаемом устройстве используется для адаптивного квантования Ьг. Причем в выражение (3) подставляется не Ьг а Ь1 - т.е. Ь1 после огрубления, так как восстановление Ьг на приемной стороне производится по огрубленному значению Ьт По аналогии с Ь1 в кодере вычисляется

Δ,

Ьо _ I Ьт I 4 4

252 -Ь_о 1ЬД 4 4 , если Ь_о 126 , если Ьо > 126 .

Модуль 1 Ьг 1 делится на Δι и результат деления < Ьг> - трехразрядный код (один разряд -- знаковый, равный знаку Ьг) передается на выход.

Так как элемент Ьз принудительно устанавливается в нуль, то значение Ьг может быть за пределами границ, устанавливаемых выражением (3); Например, при Ьг > О, Ьо <126 и I όι—Ьз I <1 Ьι Г значение элемента Ьг может быть больше значения Ьо-1Ь11 . В этом случае значение Ьг приравнивается максимально возможному значению <Ьг>.

Синхрогенератор 23 выдает три частоты: тактовую ί_τ(например, 10 МГц) на последовательный регистр, входящий в блок 1, частоту группы Т_т/4 на параллельные регистры, входящие в блоки 1 и 22, и канальную частоту ί_κ на последовательный регистр блока 22.

Блок 5 сложения в отличие от блоков 2-4 по выходу имеет преобразователь дополнительного семиразрядного кода Ь-ι (без знакового разряда) в прямой код. Преобразование производится, когда Ь1 <0, т.е. когда на входе указанного преобразователя код Ь1 - дополнительный, и не производится, когда Ь-ι > 0.

Аналогично блок 8 вычитания в отличие от блоков 6,7 и 9 имеет по выходу такой же преобразователь дополнительного кода в прямой, т.е. формируется I Ьг I .На выходе четвертого блока 9 вычитания может быть только код неотрицательного числа.

Устройство работает следующим образом.

На вход блока 1 временных задержек видеосигнала поступает видеосигнал в цифровом виде; квантованный на 64 уровня. В блоке 1 производится формирование кодируемых групп из четырех элементов ТВ строки: ао, ац аг и аз. С помощью блоков 2-5 сложения и блоков 6-8 вычитания осуществляется вычисление трех элементов преобразования Уолша-Адамара Ьо. Ьр Ьг. При этом на блоке 2 вычисляется (ао+ а1), на блоке 3 - (аг + аз), на блоке 6 - (ао - а;), на блоке 7 - (аг - аз). С помощью блока 4 определяется элемент Ьо, равный (ао+ Э1+ аг + аз), с помощью блока 5 - элемент Ьц равный (ао - Э1 + аг - аз), и с помощью блока 8 элемент Ьг, равный (ао + 31-аг - аз).

Каждый из трех элементов Ьо. Ьъ Ьг кодируется восьмиразрядным кодом, при этом один разряд каждого из кодов Ь; и Ьг является знаковым, а оставшиеся семь яв’· ляются прямым кодом модуля I Ь, I ,где ΐ = =1,2. Значение элемента Ьо в элементе 13 сравнения сравнивается со значением 126. Код числа 126 является первым опорным кодом, он задается с источника 15. Результат сравнения - одноразрядный код - равен единице, если Ьо 2:126. Данный код является управляющим сигналом для коммутатора 11, на один из информзционных_входов которого поступает Ьо, а на другой Ьо с выхода блока 10 инвертирования. С целью упрощения устройства в нем вместо (252-Ьо). т.е. (2 · 126 - Ьо), выполняется инвертирование Ьо, т.е. вычисление (255-Ьо), что не приводит к заметным ошибкам восстановления элементов декодируемой группы. К выходу коммутатора 11 подключается Ьо, если сигнал на его управляющем входе равен нулю. В блоке 17 деления производится деление на 4 кода с_выхода коммутатора 11, т.е. когда Ьо или Ьо. Результат деления Δ подается на один вход блока 18 деления и блока 21 перемножения. В блоке 18 деления производится деление модуля Ь-ι на Δ и частному от деления присваивается знак Ьр Трехразрядный код частного < Ьч> отделения (один разряд знаковый) передается на преобразователь 22 и вход блока 21 перемножения. Например, если Ьо=7О и Ρι=49, то С =[70/4] =17 и ίϋ =[ Ь1/С]= 2. Код < 6ι> равен 010. На приемной стороне элемент Ь1 трансформанты восстанавливается следующим образом:

Ьз = <Ь>1 > - С = 2 · 17 =34 .

Λ

В предлагаемом устройстве вычисление Ь-ι производится с помощью блока 21 перемножения. Модуль 61 подается на первый вход блока 9 вычитания, на второй вход которого поступает код с выхода коммутатора 11, т.е. Ьо или Ьо. В блоке 9 формируется разность (Ьо- I Ь: I ) или [(255-Ьо) - I Ь1 I] , которая в блоке 19 деления делится на 4. Результат деления Δι подается на вторые входы блока 20 деления, на первые входы которого поступает код Ьг. В блоке 20 по аналогии с Ь1 формируется трехразрядный код < Ьг>. который поступает на первый информационный вход коммутатора 12. на второй информационный вход которого с источника 16 поступают разряды второго опорного кода, равного 11, т.е. второй опорный код деухразрядный. Управляется коммутатор 12 сигналом с выхода элемента 14 сравнения, в котором производится сравнение Ьг со значением (Ьо^- ί Ь 11 ) или [ (255 Ьо) - |6ι I ] с выхода блока 9 вычитания. Если Ьг не меньше одного из этих двух значений, то сигнал на выходе элемента 14 равен единице, тогда к выходу коммутатора 12 подключается трехразрядный код,знаковый разряд которого равен знаковому разряду трехразрядного кода < Ьг>, а два других разряда равны единице. В противном случае, к выходу коммутатора 12 подключается трехразрядный код < Ьг>. Таким образом, к выходу коммутатора 12 в любом случае подключается знаковый разряд кода Ьг.

Трехразрядный код с выхода коммутатора 12, трехразрядный код Ь1 и шестиразрядный код Ьо (шесть старших разрядов) передаются в преобразователь 22, где две-. надцатиразрядное кодовое слово в параллельном коде преобразуется в последовательный код и поступает на выход.

В кодере 24-разрядному кодовому слову ставится в соответствие 12-разрядное кодовое слово на 4 элемента, т.е. осуществляется сжатие цифрового потока видеоданных до 3 бит/элемент. Указанное сжатие производится за счет зональной фильтрации элементов трансформанты Уолша-Адамара в сочетании с уменьшением структурной избыточности элементов трансформанты. Такое сочетание позволяет реализовать безубыточное кодирование источника ТВ изображений. Структурная избыточность трансформанты используется для повышения точности ортогонального преобразования Уолша-Адамара при грубом квантовании высокочастотных элементов. Повышение точности преобразования приводит к улучшению качества кодированных изображений с сохранением степени сжатия потока видеоданных.

Субъективно-статистические экспертизы показали, что устройство обеспечивает высокое качество изображений. Несущественные потери качества были отмечены только на изображениях с большим количеством мелких деталей. Для таких изображений среднее значение элемента Ьз высоко и его обнуление начинает сказываться на качестве изображений.

Claims

Формула и зоб ре тения

Устройство для кодирования видеосигнала, содержащее блок временных задержек, информационные входы которого.' являются входами устройства, синхрогенератор, первый выход которого соединен с тактовым входом блока временных задержек, первые, вторые, третьи и'четвертые выходы которого подключены соответственно к первым входам первых блоков сложения и блока вычитания, к первым входам вторых блока сложения и блока вычитания, вторым входам первых блока сложения и блока вычитания и вторым входам вторых блока сложения и блока вычитания, выходы первого и второго блоков сложения соединены соответственно с первыми и вторыми входами третьего блока вычитания и третьего блока сложения, выходы которого подключена к первым входам первого элемента сравнения, входам блока инвертирования и первым информационным входам первого коммутатора и преобразовате^ ля параллельного кода в последовательный, первый источник постоянного кода, выходы которого соединены с вторыми .входами первого блока сравнения, выход которого подключен к управляющему входу первого коммутатора, выходы блока инвертирования соединены с вторыми информационными входами первого коммутатора, выходы которого подключены к входам первого блока деления, выходы которого соединены с первыми входами второго блока деления, выходы третьего и четвертого блоков вычитания подключены к первым и вторым входам четвертого блока сложения, выходы которого соединены с вторыми входами второго блока деления, выходы которого подключены к вторым информационным входам преобразователя параллельного кода в последовательный, выход которого является выходом устройства,четвертый блок вычитания, выходы которого подключены к входам третьего блока деления, выходы третьего блока вычитания соединены с первыми входами четвертого блока деления, второй коммутатор, второй выход синхрогенератора подключен к входам синхронизации блока временных задержек и преобразователя параллельного кода в последовательный, третий выход синхрогенератора соединен с тактовым входом преобразователя параллельного кода в последовательный, отличающееся тем, что, с целью повышения информативности, в устройство введены блок перемножения, второй источник постоянного кода и второй элемент сравнения, первые и вторые входы которого подключены к выходам соответственно третьего блока вычитания и четвертого блока вычитания, первые входы которого подключены к выходам первого коммутатора, первые и вторые входы блока перемножения подключены к выходам соответственно первого и второго блоков деления, выходы блока перемножения соединены с вторыми входами четвертого блока вычитания, выходы третьего блока деления подключены к вторым входам четвертого блока деления, выходы которого, выходы второго источника постоянного кода и выход второго элемента сравнения соединены соответственно с первыми и вторыми информационными и управляющим входами второго коммутатора, выходы которого подключены к третьим информационным входам преобразователя параллельного кода в последовательный.