SU1647888A2

SU1647888A2 - Counting device

Info

Publication number: SU1647888A2
Application number: SU894671735A
Authority: SU
Inventors: Виктор Федорович Мочалов; Виктор Георгиевич Матях; Виктор Николаевич Николаев
Original assignee: войсковая часть 45807-Р/11
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1991-05-07

Abstract

Изобретение относитс к цифровой технике и может быть использовано дл быстрого пересчета импульсов Цель изобретени - повышение быстродействи . Цель достигаетс введением новых функциональных св зей между схемными элементами . Устройство содержит разр ды 1-1 - 1-N,каждый из которых содержит юиггер2 пам ти и два коммутационных триггера 3 и 4, выполненные в базисе И-НЕ (ИЛИ-НЕ), входную шину 5 В описании изобретени приводитс вариант реализации структуры в базисе элементов И-НЕ, 1 илThe invention relates to digital technology and can be used to quickly recalculate pulses. The purpose of the invention is to increase speed. The goal is achieved by introducing new functional connections between circuit elements. The device contains bits 1-1 - 1-N, each of which contains a memory uigger2 and two switching triggers 3 and 4, executed in the basis AND-NOT (OR-NOT), input bus 5 In the description of the invention, an embodiment of the structure is given basis of elements AND-NOT, 1 silt

Description

Изобретение относитс к цифровой технике и может быть использовано дл быстрого пересчета импульсов.The invention relates to digital technology and can be used to quickly recalculate pulses.

Целью изобретени вл етс повышение быстродействи .The aim of the invention is to increase speed.

На чертеже приведена функциональна схема предлагаемого счетного устройства.The drawing shows a functional diagram of the proposed counting device.

Счетное устройство содержит разр ды 1-1 - 1-N, каждый из которых содержит триггер 2 пам ти, первый 3 и второй 4 коммутационные триггеры, входную шину 5, каждый из триггеров разр да выполнен на паре логических элементов И-НЕ. В каждом из разр дов 1-1 - 1-N пр мой выход триггера 2 пам ти соединен с входом установки первого коммутационного триггера 3, инверсный выход которого соединен с входом установки триггера 2 пам ти, инверсный выход второго коммутационного триггера 4 соединен с входами сброса триггера 2 пам ти и первого коммутационного триггера 3. В каждом из разр дов 1-2 - 1-N пр мой выход первого коммутационного триггера 3 со- едикен с входом установки второго коммутационного триггера 4, пр мой выход второго коммутационного триггера 4 первого разр да 1-1 соединен с входами сбросаThe counting device contains bits 1-1 - 1-N, each of which contains a trigger 2 memory, the first 3 and second 4 switching triggers, the input bus 5, each of the discharge triggers performed on a pair of AND-NOT logic elements. In each of bits 1-1 - 1-N, the direct output of memory trigger 2 is connected to the installation input of the first switching trigger 3, the inverse output of which is connected to the installation input of memory trigger 2, the inverse output of the second switching trigger 4 is connected to reset inputs trigger 2 memory and the first switching trigger 3. In each of bits 1-2 - 1-N the direct output of the first switching trigger 3 is connected with the input of the second switching trigger 4, the direct output of the second switching trigger 4 of the first discharge 1-1 connected with reset inputs

коммутационных триггеров 3 и 4 всех последующих разр дов 1-2 - 1-N. Пр мой выход второго коммутационного триггера 4 второго разр да 1-2 соединен с входом сброса первого коммутационного триггера 3 третьего разр да 1-3, пр мой выход второго коммутационного триггера 4 которого соединен с входами сброса коммутационных триггеров 3 и 4 разр дов с 1-4 по 1-(К-1) и с входом сброса первого коммутационного триггера 3(1-К)-го разр да. Пр мой выход второго коммутационного триггера 4 каждого из разр дов с 1-4 по 1-(К-1)и с 1-{К+1) по 1-(N-1) соединен с входом сброса первого коммутационного триггера 3 последующего разр да. Пр мой выход второго коммутационного триггера 4(1-К)-го разр да соединен с входами сброса коммутационных триггеров 3 и 4 всех последующих разр дов 1-(К+1)- 1-N. С входами сброса всех коммутационных триггеров 3 и 4 разр дов 1-1 - 1-N соединена входна шина 5. Инверсный выход первого коммутационного триггера 3 разр да 1-1 соединен с входами сброса коммутационных триггеров 3 и 4 всех последующих разр дов 1 -2 - 1-N и с входом сброса второго коммутационного триггера 4switching triggers 3 and 4 of all subsequent bits 1-2 - 1-N. The direct output of the second switching trigger 4 of the second bit 1-2 is connected to the reset input of the first switching trigger 3 of the third bit 1-3, the direct output of the second switching trigger 4 of which is connected to the reset inputs of the switching trigger 3 and 4 bits from 1- 4 through 1- (K-1) and with the reset input of the first switching trigger 3 (1-K) -th bit. The direct output of the second switching trigger 4 of each of the bits 1-4 through 1- (K-1) and 1- (K + 1) through 1- (N-1) is connected to the reset input of the first switching trigger 3 of the subsequent bit Yes. The direct output of the second switching trigger 4 (1-K) -th bit is connected to the reset inputs of the switching triggers 3 and 4 of all subsequent bits 1- (K + 1) - 1-N. An input bus 5 is connected to the reset inputs of all switching triggers 3 and 4 bits 1-1 - 1-N. The inverse output of the first switching trigger 3 bits 1-1 is connected to the reset inputs of switching triggers 3 and 4 of all subsequent bits 1 -2 - 1-N and with the reset input of the second switching trigger 4

ЁYo

ONON

4 00 00 004 00 00 00

ГО GO

разр да 1-1, инверсный выход триггера 2 пам ти которого соединен с входом установки второго коммутационного триггера 4 этого же разр да 1-1. Пр мой выход второго коммутационного триггера 4 второго разр да 1-2 соединен с входом установки первого коммутационного триггера 3 разр да 1-3, пр мой выход второго коммутационного триггера 4 которого соединен с входом установки первого коммутационного триггера 3 (1-К)-го разр да, а пр мой выход второго коммутационного триггера 4 каждого из разр дов с четвертого 1-4 по (К-1)-й 1- (К-1) и с (К+1)-го 1-(К-И) по ( 1-(N-1) соединен с входом установки первого коммутационного триггера 3 последующего разр да.bit 1-1, the inverse output of memory trigger 2 is connected to the installation input of the second switching trigger 4 of the same bit 1-1. The direct output of the second switching trigger 4 of the second bit 1-2 is connected to the installation input of the first switching trigger 3 bits 1-3, the direct output of the second switching trigger 4 of which is connected to the input of the installation of the first switching trigger 3 (1-K) bit, and the direct output of the second switching trigger 4 of each of the bits from the fourth 1-4 to (K-1) -th 1- (K-1) and with (K + 1) -th 1- (K-And ) at (1- (N-1) is connected to the input of the installation of the first switching trigger 3 of the subsequent discharge.

Счетное устройство работает следующим образом.The counting device operates as follows.

Пр мой код состо ни счетчика снимаетс с пр мых выходов триггеров 2 пам ти всех разр дов.The forward counter status code is taken from the direct outputs of the trigger 2 memories of all bits.

Рассмотрим работу счетчика из исходного состо ни логического О на пр мом выходе триггера 2 пам ти разр да 1-(К+1) и логической 1 на пр мых выходах триггеров пам ти всех остальных разр дов. По фронту ближайшего импульса на шине 5 триггеры 2 пам ти разр дов с 1-1 по 1-К устанавливаютс в нулевое состо ние, а триггер 2 пам ти разр да 1-(К+1) устанавливаетс в единичное состо ние. По срезу этого импульса на шине 5 сначала через врем 2 ta по вл етс логический О на выходе переноса первого 1-1 разр да, затем через врем 3 ts по вл ютс логические нули на выходах переносов разр дов со 2-го 1-2 по 1-К, а логическа 1 - на выходе переноса разр да 1-(К+1). После этого пересчет входных импульсов ведетс в разр дах с 1-1 по 1-К, в разр дах с 1(К-И)по 1-N происходит установка логической 1 на выходах переноса следующим образом. Логическа 1 с выхода переноса разр да 1-(К+1) поступает на единичный вход триггера 3 разр да 1- (К+2) и вызывает по вление через ta на его выходе логического О, который, в свою очередь, вызывает установку логической 1 через t3 на выходе переноса разр да 1- (К+2). Таким образом, сигнал переноса на выходе разр да 1-(К+2) формируетс через врем 2t3. Затем логическа 1 с выхода переноса разр да 1-(К+2), поступа на вход разр да 1-(К+3), вызывает в нем аналогичные процессы, т.е. снова через врем 2t3 на выходе переноса разр да 1-(К+3) по витс логическа 1 и т.д. последовательно до разр да 1-N. Дл правильной работы счетчика в управл ющем режиме с максимальным быстродействием необходимо, чтобы логическа 1 на выходе переноса последнего разр да 1-N по вилась к моменту прихода фронта 2-го импульса по шине 5, чтоConsider the operation of the counter from the initial state of logical O at the direct output of trigger 2 of the memory of bit 1- (K + 1) and logical 1 at the direct outputs of the trigger of memory of all other bits. On the front of the nearest pulse on bus 5, the trigger 2 of bit memory 1-1 to 1-K is set to zero, and the trigger 2 of bit 1- (K + 1) is set to one. In a slice of this pulse on bus 5, first after a time of 2 ta, logical O appears at the transfer output of the first 1-1 bit, then after a time of 3 ts, logical zeros appear at the transfer outputs of bits 2 through 1-2 1-K, and logical 1 - at the transfer output of the 1- (K + 1) bit. After that, the input pulses are recalculated in bits 1-1 through 1-K, in bits 1 (K-I) through 1-N, the logical 1 is set at the transfer outputs as follows. Logical 1 from the transfer output of the bit 1- (K + 1) enters the single input of the trigger 3 bits 1- (K + 2) and causes the appearance of a logical O through ta at its output, which in turn causes the logical 1 through t3 at the discharge transfer output 1- (К + 2). Thus, the transfer signal at the output of the bit 1- (K + 2) is formed in time 2t3. Then the logical 1 from the transfer output of the 1- (K + 2) bit, arriving at the input of the 1- (K + 3) bit, causes similar processes in it, i.e. again through time 2t3 at the output of the transfer of the discharge 1- (K + 3) logical 1, etc. successively before discharge 1-n. In order for the counter to work correctly in the control mode with maximum speed, it is necessary that the logical 1 at the output of the transfer of the last bit 1-N be produced by the time of the arrival of the front of the 2nd pulse on the bus 5, which

равносильно установке всех триггеров пам ти разр дов с 1-1 по 1-К в единичное состо ние. А это соответствует следующему условию N К + (2к-1) -Т + , где Т - период следовани тактовых импульсов поequivalent to setting all memory triggers of bits 1-1 to 1-K to one state. And this corresponds to the following condition N K + (2k-1) -T +, where T is the period of the following clock pulses

шине 5. Из этого выражени следует выбирать параметры N и К. Так, например, при К-4, т.е. когда четвертый разр д выполн ет функцию К-го, и при минимальном периоде следовани импульсов Т 5t3, определ емого быстродействием симметричного Т-триггера первого разр да 1-1 получим N 42, при К-5 N 88 и т.д.bus 5. From this expression, one should choose the parameters N and K. For example, for K-4, i.e. when the fourth bit performs the function of the K-th, and with the minimum pulse period T 5t3, determined by the speed of the symmetric T-trigger of the first bit 1-1, we get N 42, with K-5 N 88, etc.

Таким образом, несмотр на то, что в разр дах с 1-2 по 1-3. с 1-4 по 1-К и сThus, despite the fact that in bits 1-2 to 1-3. 1-4 to 1-K and

1-(К+1) по 1-N организован сквозной перенос , и несмотр на то, что в разр дах с 1-2 по 1-N используетс несимметричные Т- триггеры, каждый из которых в отдельности может переключатьс при минимальном периоде следовани тактовых импульсов, равном 6t3, достигаетс работа счетчика в управл ющем режиме с минимальным периодом следовани тактовых импульсов по шине 5, равным 5t3, определ емым быстродействием симметричного Т-триггера первого разр да 1-1.1- (K + 1) through 1-N is organized through-through transfer, and despite the fact that in bits 1-2 through 1-N, unbalanced T-triggers are used, each of which can be switched individually with a minimum clock period pulses equal to 6t3, the counter is operated in a control mode with a minimum period of clock pulses on bus 5 equal to 5t3, determined by the speed of the symmetric T-flip-flop of the first bit 1-1.

Claims

Invention Formula

Counting device according to aut. St. N ° 1228268, characterized in that, in order to improve speed, the first discharge is performed as symmetrical, and each of the second to Kth bits as unbalanced, the T-flip-flop on three triggers, two of which are switching triggers, and the third one with a memory trigger, the inverse output of the first switching trigger and the direct output of the second switching trigger of the first discharge are connected to the reset inputs of the switching triggers of all subsequent bits, the direct output of the second switching trigger of the second discharge is connected to the reset inputs and the installation of the first switching trigger of the third discharge, the direct output of the second switching trigger of which is connected to the reset inputs of all switching triggers of bits from the fourth to (K-1) -th and the reset inputs and installation of the first switching trigger of the K-th discharge yes, the direct output of the second switching trigger of each of the bits from the fourth to (K-1) -th is connected to

reset and install the first commutation trigger of the subsequent discharge, and in each T-trigger the direct memory trigger is connected to the installation input of the first switching trigger, the inverse output of which is connected to the installation input of the memory trigger, the inverse output of the second switching trigger is connected with the reset inputs of the memory trigger and the first switching trigger, in each T-flip-flop, except the first one, direct to you

the first switching trigger is connected to the installation of the second switching trigger; in the first discharge, the inverse output of the memory trigger is connected to the installation input of the second switching trigger; the inverse output of the first switching trigger is connected to the reset input of the second switching trigger, and the reset inputs of the switching trigger are connected to the reset input of the second switching trigger; bus counting device.

/ - / 1-21-3

J

C1-K

K + 1

1 N