Claims (1)
Формула изобретенияClaim
Устройство для поиска и редактирования информации по авт.св. N? 1474680, о тличающееся тем, что. с целью повышения быстродействия устройства за счет аппаратной поддержки операций манипулирования информацией, в устройство введены блок первичной обработки модели документа, первый адресный вход которого соединен с первым выходом первого регистра, второй адресный вход блока первич ной обработки модели документа подключен к выходу второго регистра, синхронизирующий вход блока первичной обработки модели документа соединен с выходом пятого элемента задержки, третий блок памяти, информационный вход которого подключен к первому информационному выходу блока первичной обработки модели документа, адресный вход третьего блока памяти соединен с вторым информационным выходом блока первичной обработки модели документа, первый синхоронизирующий вход третьего блока памяти подключен к выходу пятого элемента задержки, второй синхронизирующий вход третьего блока памяти соединен с первым синхронизирующим выходом блока первичной обработки модели документа, а третий синхронизирующий вход третьего блока памяти подключен к второму синхронизирующему выходу блока первичной обработки модели документа, четвертый блок памяти, информационный вход которого соединен с первым информационным выходом блока первичной обработки модели документа, адресный вход четвертого блока памяти подключен к третьему информационному выходу блока первичной обработки модели документа, первый синхронизирующий вход четвертого блока памяти соединен с выходом пятого элемента задержки, второй синхронизирующий вход четвертого блока памяти подключен к третьему синхронизирующему выходу блока первичной обработки модели документа, третий синхронизирующий вход четвертого блока памяти соединен с четвертым синхронизирующим выходом блока первичной обработки модели документа, мультиплексор, первый информационный вход которого подключен к информационному выходу третьего блока памяти, второй информационный вход мультиплексора соединен с информационным выходом четвертого блока памяти, третий элемент И, выход которого подключен к первому управляющему входу мультиплексора, четвертый элемент И, выход которого соединен с вторым управляющим входом мультиплексора, третий элемент ИЛИ, первый вход которого подключен к выходу пятого элемента задержки, четвертый элемент ИЛИ, первый вход которого соединен с выходом третьего элемента И, второй вход четвертого элемента ИЛИ подключен к выходу четвертого элемента И, восьмой элемент задержки, вход которого соединен с выходом четвертого элемента ИЛИ, девятый элемент задержки, вход которого подключен к выходу третьего элемента И, выход девятого элемента задержки соединен с четвертым синхронизирующим входом третьего блока памяти, цифровой компаратор, первый информационный вход которого подключен к информационному выходу четвертого блока памяти, прямой выход цифрового компаратора соединен с первым входом третьего элемента И, инверсный выход цифрового компаратора подключен к первому входу четвертого элемента И, пятый регистр, выход которого соединен с вторым информационным входом цифрового компаратора, блок строки, информационный вход которого подключен к выходу мультиплексора, вход кода текущей строки блока строки соединен с инверсным выходом цифрового компаратора, первый синхронизирующий вход блока строки подключен к выходу третьего элемента ИЛИ. а второй синхронизирующий вход блока строки соединен с выходом восьмого элемента задержки, блок кадра, информационный вход которого подключен к информационному выходу блока строки, первый синхронизирующий вход блока кадра соединен с выходом пятого элемента задержки, второй синхронизирующий вход блока кадра подключен к первому синхронизирующему выходу блока строки, информационный выход блока кадра является информационным выходом устройства, первый синхронизирующий выход блока кадра является синхронизирующим выходом устройства, а второй синхронизирующий выход блока кадра соединен с вторым входом третьего элемента ИЛИ, пятый элемент ИЛИ, первый вход которого подключен к второму синхронизирующему выходу блока строки, второй вход пятого элемента ИЛИ соединен с вторым синхронизирующим выходом блока кадра, а выход пятого элемента ИЛИ подключен к синхронизирующему входу цифрового компаратора, десятый элемент задержки, вход которого соединен с выходом пятого элемента ИЛИ, а выход подключен к четвертому синхронизирующему входу пятого блока памяти, одиннадцатый элемент задержки, вход которого соединен с выходом пятого элемента ИЛИ. а выход подключен к вторым входам третьего и четвертого элементов И, двенадцатый элемент задержки, вход которого соединен с четвертым синхронизирующим выходом блока первичной обработки модели документа, а выход подключен к третьему выходу пятого 25 элемента ИЛИ. информационный вход пятого регистра является входом символа шаблона устройства, синхронизирующий вход пятого регистра является вторым синхронизирующим входом устройства.A device for searching and editing information on ed. N? 1474680, which is known as. in order to increase the speed of the device due to the hardware support of information manipulation operations, a primary processing unit of the document model is introduced into the device, the first address input of which is connected to the first output of the first register, the second address input of the primary processing unit of the document model is connected to the output of the second register, the synchronizing input the primary processing unit of the document model is connected to the output of the fifth delay element, the third memory unit, the information input of which is connected to the first inform To the output of the primary processing unit of the document model, the address input of the third memory unit is connected to the second information output of the primary processing unit of the document model, the first synchronizing input of the third memory unit is connected to the output of the fifth delay element, the second synchronizing input of the third memory unit is connected to the first synchronizing output of the primary unit processing the document model, and the third clock input of the third memory block is connected to the second clock output of the primary sample block The work of the document model, the fourth memory block, the information input of which is connected to the first information output of the primary processing unit of the document model, the address input of the fourth memory block is connected to the third information output of the primary processing unit of the document model, the first synchronizing input of the fourth memory block is connected to the output of the fifth delay element , the second clock input of the fourth memory block is connected to the third clock output of the primary processing unit of the document model, third The fourth synchronizing input of the fourth memory block is connected to the fourth synchronizing output of the primary processing unit of the document model, a multiplexer, the first information input of which is connected to the information output of the third memory block, the second information input of the multiplexer is connected to the information output of the fourth memory block, the third AND element, the output of which is connected to the first control input of the multiplexer, the fourth element And, the output of which is connected to the second control input of the multiplexer, the third OR, the first input of which is connected to the output of the fifth delay element, the fourth OR element, the first input of which is connected to the output of the third AND element, the second input of the fourth OR element is connected to the output of the fourth AND element, the eighth delay element, whose input is connected to the output of the fourth element OR, the ninth delay element, the input of which is connected to the output of the third AND element, the output of the ninth delay element is connected to the fourth synchronizing input of the third memory block, a digital comparator, the first information the input of which is connected to the information output of the fourth memory unit, the direct output of the digital comparator is connected to the first input of the third element And, the inverse output of the digital comparator is connected to the first input of the fourth element And, the fifth register, the output of which is connected to the second information input of the digital comparator, line block , the information input of which is connected to the output of the multiplexer, the code input of the current line of the line block is connected to the inverse output of the digital comparator, the first synchronizing input eye line connected to the output of the third OR gate. and the second synchronizing input of the line block is connected to the output of the eighth delay element, the frame block, the information input of which is connected to the information output of the line block, the first synchronizing input of the block block is connected to the output of the fifth delay element, the second synchronizing input of the block block is connected to the first synchronizing output of the line block , the information output of the frame block is the information output of the device, the first synchronizing output of the frame block is the synchronizing output of the device, and in The second synchronizing output of the block is connected to the second input of the third OR element, the fifth is OR, the first input of which is connected to the second synchronizing output of the line block, the second input of the fifth OR is connected to the second synchronizing output of the block, and the output of the fifth OR is connected to the synchronizing input digital comparator, the tenth delay element, the input of which is connected to the output of the fifth OR element, and the output is connected to the fourth synchronizing input of the fifth memory unit, the eleventh element delays, the input of which is connected to the output of the fifth element OR. and the output is connected to the second inputs of the third and fourth AND elements, the twelfth delay element, the input of which is connected to the fourth synchronizing output of the primary processing unit of the document model, and the output is connected to the third output of the fifth 25 OR element. the information input of the fifth register is the input of the device pattern symbol, the synchronizing input of the fifth register is the second synchronizing input of the device.
гаha
Фиг.5Figure 5
130130