SU1635216A1 - Ассоциативна чейка пам ти - Google Patents

Description

(21)4673702/24

(22)04.04.89

(46) 15.03.91. Бюл. № 10

(71)Таганрогский радиотехнический институт им. В.Д.Калмыкова

(72)В.Н.Решетник, В.П.Карелин, В.Ф.Гузик и А.Б.Вознюк

(53)681.327.6 (033.8)

(56)Авторское свидетельство СССР И- 746728, кл. G 11 С 15/00, 1978.

Авторское свидетельство СССР № 634372, кл. G 11 С 15/00, 1976.

(54)АССОЦИАТИВНАЯ ЯЧЕЙКА ПАМЯТИ

(57)Изобретение относитс  к вычислительной технике и технической кибернетике и может быть использовано дл  построени  параллельных ассоциативных процессов управл ющих систем, систем поиска информации и распознавани 

образов. Целью  вл етс  расширение функциональных возможностей  чейки за счет выполнени  операций маскировани  и поиска минимума. Ячейка содержит мультиплексоры 14, 16, 31 и 32, триггеры 3, 27 и 28, счетчик 6, узел 9 пам ти, дополнительный элемент И 4, элемент задержки 26, инверторы 10, 15 с соответствующими св з ми . Ячейка позвол ет реализовать в матрице пам ти поиск равного, поиск ближайшего меньшего, поиск ближайшего большего, маскирование, поиск максимума, поиск минимума, а также процедуру упор доченного поиска в массиве чисел (в сторону увеличени  или уменьшени  элементов массива). За счет этого сокращаетс  количество  чеек, необходимых дл  построени  ассоциативной матрицы пам ти. 1 ил.

S

(Л

Изобретение относитс  к вычисли тельной технике и технической кибернетике и чожет быть использовано дл  построени  параллельных ассоциативных процессоров управл ющих систем, средств систем поиска информации и распознавани  образов.

Цель изобретени  - расширение функциональных возможностей  чейки пам ти за счет выполнени   чейкой операций маскировани  чисел и поиска минимума.

W СЛ

На чертеже представлена функциональна  схема ассоциативной  чейки пам ти.

Ячейка содержит входы 1, 2 маскировани  и установки, первый триг гер 3, четвертый элемент И 4, вход 5 синхронизации, счетчик 6, информационный вход 7, вход 8 выборки, узел 9 пам ти, первый инвертор 10, элемент 11 сравнени , информационный выход 12, вход 13 опроса, четвертый мультиплексор 14, второй инвертор 15,

третий мультиплексор 16, вход 17 режима , второй и первый элементы И 18, 19, вход 20 запрета, третий элемент И 21, первый элемент ИЛИ 22, вход 23 вертикального логического канала,второй элемент ИЛИ 24, выход 25 вертикального Логического канала, элемент 26 задержки, второй и третий триггеры 27, 28, первый и второй выходы 29, 30 горизонтальных логических каналов, первый и второй мультиплексоры 31, 32, первый и второй входы 33, 34 горизонтальных логических каналов.

Алгоритм работы устройства следующий .

Двоичное слово а , . . .a j...а п занесено и хранитс  в узле 9  чейки. С помощью счетчика 6 разр ды слова адре суютс  и последовательно выбираютс  из узла 9 старшими разр дами вперед. Разр ды х...х ...хп признака ассоциативного опроса последовательно поступают старшими разр дами вперед на вход 13 опроса  чейки. Одноименные разр ды этих слов поступают на вход встроенной логики анализа  чейки, котора  формирует логические переменные У; . z, « v, - Переменна  у. поступает на вход 23 вертикального логического канала соседней снизу  чейки. Переменные z J, v ; запоминаютс  в триггерах 27, 28 данной  чейки, а затем при анализе очередных разр дов слов также подаютс  на вход встроенной логики  чейки в виде переменных Zj, , v, . Тем самым производитс  учет результатов анализа предыдущих разр дов и выполн етс  временна  имитаци  про- странственной обработки разр дов анализируемого слова. При этом в каждый момент времени матрица  чеек выполн ет обработку очередного битового среза анализируемого массива. Процесс анализа завершаетс  после обработки младшего битового среза. При этом кажда   чейка матрицы пам ти будет хранить в своих триггерах переменные zn vn« которые определ ют резуль- тат ассоциативного анализа каждого слова исходного массива относительно признака опроса.

Сигнал на входе 17 задает возможные режимы работы встроенной логики  чейки, состо щей из элемента 11 сравнени , элементов И 18, 19 и 21, элементов ИЛИ 22, 24.

0 5 0 ,. Q о

5

1. Если на входе 17 - лог. О, то  чейка реализует следующие логические функции (i 1, п):

v; v-.( t V z., a; x; ; (1) У, yV z,, a; x;;(2)

zj z;, b;,(3)

где t - значение двоичной переменной

на входе 20,

b ( - значение двоичной переменной на выходе элемента 11 сравнени , Ь( 1 при х а , b | 0 при x |   . .

2. Если на входе 17 - лог. 1, то  чейка реализует следующие логические функции (i 1, п):

v; v;-, tV z;, a; x;;(4)

У; У V z ;., a ; x; ;(5)

z; z..,b;.(6)

При поступлении на вход 1 лог. Ч задаетс  режим маскировани  двоичного слова, хран щегос  в узле 9 данной  чейки при котором ото слово исключаетс  из процесса ассоциативной обработки исходного массива.

По входу 8 задаетс  режим работы узла 9  чейки (чтение или запись).

Матрица пам ти, составленна  из предлагаемых  чеек, может выполн ть следующие операции: поиск равного, поиск ближайшего меньшего (поиск максимума ), поиск ближайшего большего (поиск минимума), маскирование слова - и работает следующим образом.

В узел 9 каждой  чейки матрицы должно быть занесено информационное слово. Дл  этого подаетс  сигнал 1 на вход 2, который сбрасывает счетчик 6 в нулевое состо ние и устанавливает триггер 3 в единичное состо ние . При этом синхросигналы с входа 5 каждой  чейки начинают поступать через элемент И 4 и на счетный вход счетчика 6, последовательно адресу  однобитовые  чейки узла 9. На вход 8 необходимо подать признак записи - О, а на вход 7 необходимо последовательно подавать старшими разр дами вперед заносимое информационное слово. При этом в каждом такте записи можно производить занесение в матрицу битового среза всего анализируемого массива. После завершени  записи данных должен быть прекращен доступ синхросигналов на вход 5  чейки. Перед началом работы на вход 2 необходимо подать сигнал 1, на вход 8 необходимо подать признак чтени  - 1, на вход 17 - код режима работы, на входы 33, 34, 20, 23 - начальные значени  соответствующих логических переменных. Рассмотрим работу ассоциативной матрицы пам ти в отдельных режимах.

1. Поиск равного.

В этом режиме на все входы 33 матрицы необходимо подать 1м, на все входы 34 - О, на вход запрета 20 - 1. Значение сигнала на входе 23 в этом режиме несущественно. На вход опроса 13 необходимо последовательно подавать разр ды признака опроса. На вхоц 17 подаетс  признак О, который , поступа  на адресные входы мультиплексоров 14, 16, приводит к подключению к их выходам первых входов данных. Така  коммутаци  мультиплексоров 14, 16 позвол ет реализовать в ходе поиска логические функции (1) - (3). После поступлени  на вход 2 сигнала 1 триггер 3 находитс  в единичном состо нии, открыва  своим единичным выходом элемент И 4, а счетчик 6 находитс  в нулевом состо нии. Ассоциативный поиск начинаетс  с поступлени  на вход 5 синхросигналов. Первый из них проходит через элемент И 4 на счетный вхоц счетчика 6, наращива  его содержимое на единицу. При этом на выходе переполнени  счетчика 6 по вл етс  нулевой уровень, который, поступа  на адресные входы мультиплексоров 31, 32, приводит к подключению к их выходам первых входов данных. Така  коммутаци  мультиплексоров 31, 32 позвол ет в первом такте поиска передавать на вход встроенной логики каждой  чейки начальные константы, которые с входов соответственно 33 и 34 поступают на выходы мультиплексоров 31 и 32, а затем на входы соответственно элементов И 18, 19 и элемента И 21. Содержимое счетчика 6 поступает на адресный вход узла 9, адресу  первую битовую  чейку, в которой находитс  старший разр д анализируемого слова . Этот разр д с выхода узла 9 поступает на вход элемента 11 сравнени , а его инверси  с выхода инвертора 10

0

поступает на другой вход элемента 11 сравнени  и через первый вход мультиплексора 16 - на вход элемента И 18. Разр д с входа опроса 13 поступает на другой вход элемента 11 сравнени  и через первый вход мультиплексора 14 - на вход элемента И 18. Результат сравнени  старших разр дов слов поступает с выхода элемента 11 сравнени  на вход элемента И 19.

Таким образом, на выходе элемента И 19 формируетс  логическа  функци  (3), на выходе элемента ИЛИ 22

5 формируетс  логическа  функци  (1), а на выходе элемента ИЛИ 24 - функци  (2). Первый синхросигнал через элемент 26 задержки с задержкой 2/3 длительности такта поступает на вхо0 Ды триггеров 27, 28, что приводит к занесению в них соответственно значений переменных z   v4 .

Начина  с поступлени  второго синхросигнала , содержимое счетчика 6

5 становитс  отличным от единицы и на его выходе переполнени  во всех последующих тактах будет присутствовать единичный уровень, который, поступа  на адресные входы мультиплексоров 31,

0 32, приводит к подключению к их выходам вторых входов данных. Така  коммутаци  мультиплексоров 31, 32 позвол ет в каждом последующем такте передавать на вход встроенной логики

, каждой  чейки с выходов соответственно триггеров 27 и 28 значени  выходов 29, 30, полученные в предыдущем такте и учитывающие результат обработки более старших разр дов ана0 лизируемого слова.

Согласно (3), сигнал 1 будет присутствовать в каждом такте обработки на выходе 29 до тех пор, пока просмотренные разр ды анализируемого слова будут совпадать с соответствующими разр дами признака опроса. В той  чейке (или нескольких  чейках ) , где содержитс  слово, совпадающее с признаком опроса, сигнал 1 будет присутствовать на выходе 29 после завершени  последнего такта обработки.

2. Поиск ближайшего меньшего (поиск максимума).

В этом режиме на все входы 33 мат- рицы необходимо подать константы 1, на все входы 34 - О, на входы 23 - О. Выход 25 нижней  чейки матрицы необходимо соеди5

0

л

нить через дополнительный инвертор с входом 20 (канал запрета) верхней  чейки матрицы. На вход 17 подаетс  признак О, который определ ет,как в предыдущем режиме, реализацию логических функций (1) - (3). Люба   чейка, в которой после нескольких совпадений на предыдущих тактах впервые окажетс , что разр д из узла 9 меньше разр да признака опроса, формирует сигналы О, 1 на выходах 29, 30. В отличие от предыдущего, в данном режиме, кроме того, используетс  возникающий в этой же  чейке в соответствии с (2) сигнал 1, котрый по вертикальному логическому каналу (23, 25) проходит до нижней  чейки матрицы, инвертируетс  дополнительным инвертором и устанавливает вход 20 запрета в нулевое состо ние. Сигналы О и 1 будут присутствовать на выходах 29, 30 данной  чейки до тех пор, пока в очередном такте уже в другой  чейке не возникнет впер вые така  же ситуаци , котора  определит сигналы О, 1 на выходах 29 30 этой  чейки. При этом в соответствии с (2) на выхоДе 25 будет выработан сигнал 1, который установит в данном такте на входе 20 запрета состо ние О. Это приведет к сбросу выхода 30 в нулевое состо ние в первой из  чеек, так как сигнал О выхода 29 приведет к по влению нуле- вого уровн  на выходе элемента И 18, а сигнал О входа 20 приведет к по влению нулевого уровн  на выходе элемента И 21. В итоге на выходе элемента ИЛИ 22 будет сформирован сиг- нал О. Така  ситуаци  свидетельствует о том, что нова   чейка содержит число большее, чем число, хран щеес  в первой  чейке. Поэтому число первой  чейки исключаетс  из поиска, а претендентом на ближайшее меньшее становитс  число новой  чейки .

Если во всей матрице нет ни одной  чейки, в которой находитс  чис- ло большее, чем в данной  чейке, то в течение всех остальных тактов на входе 20 запрета будет присутствоват сигнал 1, который не приведет к изменению сигналов на выходах 29, 30  чейки. После завершени  обработки на выходах 29, 30 этой  чейки будут присутствовать сигналы О, 1, свидетельствующие , что данна   чейка

25

- ю 15 20 , 30 35 40 45

зд ь 55 содержит число, ближайшее меньшее к признаку опроса. Если в матрице содержитс  несколько (равных) чисел, ближайших меньших к признаку опроса, то все соответствующие  чейки будут отмечены на своих выходах 29, 30 сигналами О и 1.

Если в качестве признака опроса подавать на вход 13 число 11...1, то в конце обработки сигналами О, 1 выходов 29, 30 будет отмечена  чейка матрицы, котора  содержит число, минимально (в рамках массива) отличающеес  от максимально возможной константы . Найденное число и будет  вл тьс  максимальным элементом исходного массива.

3. Поиск ближайшего большего (поиск минимума).

Этот режим отличаетс  от предыдущего тем, что на вход 17 подаетс  признак 1, который, поступа  на адресные входы мультиплексоров 14, 16, приводит к подключению к их выходам вторых входов данных. Така  коммутаци  мультиплексоров 14, 16 позвол ет реализовать в ходе поиска логические функции (4) - (6). Разр д с выхода узла 9 поступает через второй вход мультиплексора 14 на вход элемента И 18. Разр д с входа 13 опроса поступает через инвертор 15 на второй вход мультиплексора 16 и с его выхода - на вход элемента И 18. Таким образом, на выходе элемента И 19 формируетс  логическа  функци  (6), на выходе элемента ИЛИ 22 формируетс  логическа  функци  (4) , а на выходе элемента ИЛИ 24 - функци  (5).

В этом режиме сигналы 1, 1, О выходов 25, 29, 30 соответственно будут возникать в той  чейке, в которой впервые после р да совпадений разр д слова из узла 9 окажетс  больше разр да признака опроса. При этом в конце обработки сигналами О, 1 выходов 29, 30 будут отмечены те  чейки матрицы, которые содержат числа (равные), ближайшие большие к признаку опроса. В остальном эти режимы идентичны.

Если в качестве признака опроса подавать в канал 13 число 00...О, то в конце обработки сигналами О, 1 выходов 29, 30 будет отмечена  чейка матрицы, содержащей число, в рамках массива минимально отличаю91

щеес  от минимально возможной константы . Найденное число будет  вл тьс  минимальным элементом исходного массива. В общем случае таких элементов в матрице может быть несколько

4. Маскирование числа.

В этом режиме на вход 1 выбранной  чейки ( чеек) матрицы необходимо подать признак 1, который, пос- тупа  на входы триггеров 3, 27 и 25, переводит их в нулевое состо ние. При этом на единичном выходе триггера 3 будет присутствовать нулевой уровень, который, поступа  на вход элемента И А, блокирует прохождение через него синхросигналов на вход счетчика 6. Это приведет к тому, что выборка разр дов из узла 9 производитьс  не будет и состо ние триг- геров 27, 28 будет неизменно О, О на прот жении всего процесса обработки массива. Фактически это будет- обозначать маскирование числа, хран щегос  в узле 9 выбранной  чей- ки ( чеек) матрицы.

Наличие операции маскировани  позвол ет организовать в матрице, состо щей из предлагаемых  чеек, многошаговую процедуру упор доченного поиска в исходном массиве чисел в сторону увеличени  или уменьшени  элементов массива . Дл  этого достаточно на каждом шаге последовательно выполн ть соответственно операциигпоиск ближайшего большего, маскирование найденного минимума или поиск ближайшего меньшего, маскирование найденного максимума. При этом определ емые на каждом шаге числа состав т упор доченную в сторону увеличени  или уменьшени  последовательность чисел исходного массива.

Claims (1)

1. Формула изобретени 

   Ассоциативна   чейка пам ти, содержаща  два элемента ИЛИ, три элемента И, элемент сравнени , первый вход которого  вл етс  входом опроса  чейки пам ти, а выход соединен с первым входом первого элемента И, выход второго элемента И соединен с первыми входами первого и второго элементов ИЛИ, второй вход первого элемента ИЛИ соединен с выходом третьего элемента И, первый вход кото- рого  вл етс  входом запрета  чейки пам ти, второй вход и выход второго элемента ИЛИ  вл ютс  входом и выхо

   « c 0 5

   0

   5

   0

   5

   0

   1610

   дом вертикального логического канала  чейки пам ти соответственно, о т- личающа с  тем, что, с целью расширени  функциональных возможностей  чейки пам ти за счет выполнени   чейкой операции магкирова- ни  чисел и поиска минимума, она содержит четыре мультиплексора, три триггера, счетчик, узел пам ти, четвертый элемент И, два инвертора, элемент задержки, вход которого соединен с выходом четвертого элемента И и со счетным входом счетчика, вход сброса которого  вл етс  входом установки  чейки и соединен с входом установки первого триггера, выход которого соединен с первым входом четвертого элемента И, а вход сброса  вл етс  входом маскировани   чейки и соединен с входами сброса второго и третьего триггеров, выходы которых  вл ютс  первым и вторым выходами горизонтальных логических каналов  чейки соответственно, второй вход четвертого элемента И  вл етс  входом синхронизации  чейки, информационный выход счетчика соединен с адресным входом узла пам ти, а выход переполнени  счетчика соединен с адресными входами первого и второго мультиплексоров, первые входы данных которых  вл ютс  первым и вторым входами горизонтальных логических каналов  чейки соответственно, а вторые входы данных соединены с выходами второго и третьего триггеров соответственно, тактовые входы которых соединены с выходом элемента задержки , а информационные - с выходами первых элементов И и ИЛИ соответственно , вторые входы первого и третьего элементов И соединены с выходами первого и второго мультиплексоров соответственно, первый вход второго элемента И соединен с вторым входом первого элемента И, а второй и третий входы второго элемента И соединены с выходами третьего и четвертого мультиплексоров соответственно, адресные входы которых объединены и  вл ютс  входом режима  чейки,первый вход данных третьего мультиплексора соединен с выходом первого инвертора и вторым входом элемента сравнени , третий вход которого  вл етс  информационным выходом  чейки и соединен с входом первого инвертора и выходом узла пам ти, информационный

   вход и вход выборки которого  вл ютс  информационным входом и входом выборки  чейки соответственно, второй вход данных третьего мультиплексора соединен с выходом второго ин- вертора вход которого соединен с

   Составитель С.Королев Редактор М.Циткина Техред М.Дидык

   Заказ 758

   Тираж 349

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   первым входом элемента сравнени  и с первым входом данных четвертого мультиплексора, второй вход данных которого соединен с выходом узла пам ти.

   Корректор М.Демчик

   Подписное