SU1635184A1 - Сигнатурный анализатор - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах тестового диагностировани . Цель изобретени  - увеличение быстродействи . Анализатор содержит формирователь сигнатур, два сумматора по модулю два, мультиплексор , два элемента задержки, два элемента И и триггер. Анализатор позвол ет обрабатывать информацию, поступающую одновременно по нескольким каналам, при этом обеспечиваетс  контроль за прг.зтыюстью процесса формировани  сигнатуры. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в системах тестового и функционального диагностировани  цифровых устройств.

Целью изобретени   вл етс  увеличение быстродействи  анализатора.

На чертеже приведена схема сигнатурного анализатора.

Анализатор содержит группу информационных входов 1, тактовый вход 2, вход 3 режима работы, формирователь 4 сигнатур, состо щий из триггеров 5( , ..,, 5 Јд и сумматоров 6, , ..., 6п по модулю два, мультиплексор 7, сумматор 8 по модулю два, элемент И 9, триггер 10, сумматор 11 по мопу- лю два, элементы 12 и 13 задержки, элемент И 14, выход 15 сигнала ошибки и группу информационных выходов 16.

Так как формирователь сигнатур может быть реализован по любому образующему полиному, то предварительно перед его работой необходимо по виду используемого полинома осуществить

с

(О

настройку схемы контрол . Така  настройка осуществл етс  выбором значени  коэффициента cvi , которое определ етс  значением сигнала на входе 3.

Анализатор работает следующим об-- разом.

Перед началом работы анализатора на вход 3 подаетс  О, если количество обратных св зей нечетно, или 1, если количество обратных св зей четно. Триггеры 5 формировател  4 и триггер 10 устанавпиваютс  в нулевое состо ние (цегги установки не показаны).

В начале произвольного (i+1)-ro такта триггер 10 хранит значение свертки по модулю два содержимого триггеров 5 предыдущего i-ro такта. На входы 1 подаетс  контролируема  информаци  в виде вектора длиной п. По фронту сигнала на вхо; с 2 текуща  свертка информации заноситс  в триггеры 5. Одновременно по этому сигналу входна  информаци  поступает на пер (Л

о со ел

оо

Јь

вую группу входов мультиплексора 7 и передаетс  через него на входы сумматора 8. При наличии сигнала 1 на входе 3 состо ние n-го триг.гера 5 через элемент И 9 поступает на (п+1)-й вход сумматора 8. Сформированна  на выходе сумматора 8 свертка поступает на информационный вход триггера 10. Синхросигнал с входа 2, за- держанный на элементе 13, поступает на тактовый вход триггера 10.

Таким образом, в триггер 10 записываетс  перва  контрольна  сумма.

По отрицательному уровню сигнала на входе 2 полученна  текуща  сигнатура с выходов триггеров 5 поступает на вторую группу входов мультиплексора 7 и передаетс  через него на входы сумматора 8, на выходе которого формируетс  втора  контрольна  сумма. ,При этом на (п+1)-й вход сумматора 8 поступает О. На сумматоре 11 осуществл етс  сравнение первой и второй контрольных сумм.

В случае по влени  какой-либо неисправности , привод щей к нарушению правильной работы анализатора, на выходе сумматора 11 фиксируетс  единичный сигнал, который по задержанному на элементе 12 сигналу через элемент И 14 передаетс  на выход 15 в виде сигнала ошибки.

Предлагаемый анализатор обрабатывает информацию по всем выходам провер емого объекта.

Claims (1)

1. Формула изобретени 

   Сигнатурный анализатор, содержащий формирователь сигнатур, первый элемент И, два сумматора по модулю два, два элемента задержки и триггер, первый информационный вход формировател  сигнатур  вл етс  первым информа- ционным входом анализатора, тактовый

   , Q

   5 0 5

   0

   ,. -

   5

   вход формировател  сигнатур объединен с входами первого и второго элементов задержки и  вл етс  тактовым входом анализатора, группа выходов формировател  сигнатур  вл етс  группой информационных выходов анализатора, выход первого сумматора по модулю два соединен с D-входом триггера, тактовый вход и выход которого соединены соответственно с выходом первого элемента задержки и первым входом второго сумматора по модулю два, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента задержки, выход первого элемента И  вл емс  выходом ошибки анализатора , отличающийс  тем, что, с целью увеличени  быстродействи , он содержит мультиплексор и второй элемент И, причем информационные входы с второго по n-й формировател  сигнатур  вл ютс  одноименными входами анализатора, выход первого сумматора по модулю два соединен с вторым входом второго сумматора по модулю два, управл ющий вход мультиплексора объединен с первым входом второго элемента И и подключен к тактовому входу анализатора, второй вход второго элемента И  вл етс  входом режима работы анализатора, третий вход второго элемента И подключен к n-му выходу формировател  сигнатур, где п разр дность сигнатуры , перва  и втора  группы информационных входов мультиплексора соединены соответственно с группой информационных входов и группой выходов формировател  сигнатур, п входов первого сумматора по модулю два соединены с выходами мультиплексора, выход второго элемента И соединен с (п+1)-м входом первого сумматора по модулю два.

   П

   Н 5п Ж

   бп

   J2

   -

   О

   JL

   ОТ

   1/Ф

   A, V

   у л