SU1633525A1

SU1633525A1 - Устройство коммутации асинхронных цифровых сигналов

Info

Publication number: SU1633525A1
Application number: SU894698701A
Authority: SU
Inventors: Анатолий Александрович Стеценко; Анатолий Федорович Леонов; Владимир Павлович Чуркин; Игорь Аркадьевич Питиримов
Original assignee: Войсковая Часть 25871
Priority date: 1989-04-11
Filing date: 1989-04-11
Publication date: 1991-03-07

Abstract

Изобретение относитс к устройствам коммутации асинхронных циАро- вых сигналов и может быть использовано в электросв зи. Цель - повышение точности коммутации и повышение пропускной способности - достигает- с путем введени приемника 1 кодовых последовательностей и переключател 3, управл емого сигналом, формируемым накопителем 7. При этом накопитель 7 выполнен из реверсивного счет чика 10, регистра 8 и коммутатора 9. При помощи регистра 8 осуществл етс компенсаци расхождени тактовых частот принимаемого и передаваемого через блок 5 коммутации сигналов. I з.п.ф-лы, 1 ил.

Description

Ю

f

1-

Ч- Чг-1 t

05 СО

со Сл

to

ел

Изобретение относитс к электросв зи и может быть использовано в цифровых коммутационных станци х.

Целью изобретени вл етс повы- шение точности коммутации и повышение пропускной способности.

На чертеже представлена структурна электрическа схема устройства коммутации асинхронных цифровых сиг- налов.

Устройство содержит приемник 1 кодовых последовательностей, анализатор 2 фаз, переключатель 3, генератор 4, блоки коммутации 5 и управ- лени 6, накопитель 7, содержащий регистр 8, коммутатор 9 и реверсивный счетчик 10.

Устройство работает следующим образом.

При установлении соединени по одной из двух линий с выхода блока 6 на вход анализатора 2 поступает сигнал, в соответствии с которым в последнем формируетс код установки начальной задержки информации на N бит в регистре 8 накопител 7. Этот код поступает на установочный вход реверсивного счетчика 10 с выхода установки фазового смещени анализа- тора. На установочный вход накопител 7 с анализатора 2 подаетс код, измен ющий фазу считывани последовательности информационных сигналов, поступающей по одной из линий на вход регистра 8. По второй линии на вход регистра 8 подаетс тактова частота линейного сигнала. Число разр дов К установки счетчика 10 определ етс равенством 2 2N, где N - половина емкости регистра 8.

Код установки начальной задержки фазирует счетчик 10 и поступает с его выхода на вход управлени коммутатора 9 и вход анализа задержки анализатора 2. Коммутатор 9 при этом подключает/ /выход регистра 8 через свой информационный выход к информационному входу переключател 3, ,а анализатор 2 контролирует правиль- ность начальной установки считывани Одновременно с управл ющего выхода анализатора 2 на вход переключател 3 подаетс сигнал дл подключени его информационного входа к входу блока 5. Таким образом осуществл етс подключение соединительного тракта к блоку 5 и начальна задержка информации на N бит.

На тактовый вход счетчика 10 поступает тактова частота линейного сигнала, на второй вход которого с I выхода генератора 4 подаетс местна тактодл частот. В общем случае эти тактовые частоты отличаютс между собой величиной и знаком, поэтому с течением времени их фазы смен тс на К лини хjHa выходах реверсивного счетчика 10 по витс новое сочетание сигналов, устанавливающее считывание информации с (N - 1) или (N + 1) чейки регистра 8.

При продолжительном смещении тактовых частот считывание постепенно переместитс в 1-ю или 2N-IO чейку регистра 8, а на вход анализатора 2 с выхода счетчика 10 поступает соответствующий номерам этих чеек код считывани , указывающий на то, что запас емкости регистра дл компенсации дальнейшего расхождени тактовых частот соответствует их относительному смещению на один период. С выхода блока 6 на вход анализатора 2 посто нно поступают сигналы системы единого времени. Анализатор 2 при наличии на его входе анализатора задержки сигнального кода указывающего на считывание информации с одной из крайних чеек регистра 8 формирует и подает на вход управлени переключател 3 в ближайшем интервале сигнал дл соединени выхода переключател 3 с одним из его входов, подключенных к генератору 4. При этом с одного из выходов генератора 4 через блок 5 коммутации в соединительный тракт передаетс одна из двух кодовых последовательностей, соответствующа направлению смещени считывани информации с регистра 8. На следующей станции соединительного тракта при выделении в приемнике 1 кодовой последовательности с его выхода на вход анализатора 2 поступает сигнал, указывающий на смещение считывани информации в одну из крайних чеек регистра 8 предыдущей станции. В анализаторе 2 осуществл етс сопоставление сигналов на входах анализа задержки и дешифрации кодовых последователь- ностей и формирование сигналов на выходе установки фазового смещени и управл ющем выходе. ,

Таким образом, образовавшиес на нескольких станци х смещени фазы считывани информационных сигналов как бы транслируютс по соединительному тракту через промежуточные до вход пчей станции. Осуществл етс компенсаци смещени Фазы путем изменени темпа считывани информации с его накопител 7.

Максимальное число таких трансл ций при одновременном и одностороннем заполнении накопителей на всех станци х равно числу станций в соединительном тракте.

тел , установочные вход которого соединен с вьтшдом установки базового смещени анализатора фаз, вход кода установки начальной задержки которого соединен с вторым выходом блока управлени , вход накопител объединен с входом приемника кодовых последовательностей , выход которого подклю- чен к входу дешифрации анализатора фаз, управл ющий выход которого подключен к управл ющему входу переключател , выход которого подключен к входу блока коммутации, а два допол- / 1. Устройство коммутации асинхронных ,,- нительных входа переключател соеди10

Claims

Формула изобретени

цифровых сигналов, содержащее блок коммутации, блок управлени , вход и первый выход которого подключены соответственно к выходу и управл ющему входу блока коммутации, накопитель, 20 контрольный выход которого соединен с входом анализа задержки анализатора фаз, и генератор, выход которого подключен к тактовому входу накопител , отличающеес тем,25 что, с целью повышени точности коммутации и повышени пропускной способности , введены приемник кодовых последовательностей и переключатель, информационный вход которого подклю- 30 чен к информационному выходу накопинены с кодовыми выходами генератора,
2. Устройство поп.1, отличающеес тем, что накопитель содержит регистр, выходы которого подключены к входам коммутатора, управл ющий вход которого подключен к выходу реверсивного счетчика, первый вход которого объединен с входом регистра и вл етс входом накопител , информационным выходом которого вл етс выход коммутатора, управл ющий вход которого соединен с контрольным выходом накопител , установочным и тактовым входами которого вл ютс одноименные входы реверсивного счетчика.

,,-

10

нены с кодовыми выходами генератора,

2. Устройство поп.1, отличающеес тем, что накопитель содержит регистр, выходы которого подключены к входам коммутатора, управл ющий вход которого подключен к выходу реверсивного счетчика, первый вход которого объединен с входом регистра и вл етс входом накопител , информационным выходом которого вл етс выход коммутатора, управл ющий вход которого соединен с контрольным выходом накопител , установочным и тактовым входами которого вл ютс одноименные входы реверсивного счетчика.