SU1608745A1 - Дешифратор адреса - Google Patents

Abstract

Изобретение относитс  к быстродействующим логическим схемам и полупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматики. Цель изобретени  - снижение потребл емой мощности дешифратора. Дешифратор содержит шесть ключевых транзисторов 1 - 6, четыре повторительных транзистора 7 - 10, п ть источников тока 11 - 15, два диода 16, 17 и четыре ограничительных резистора 18 - 21. Дешифратор содержит также входы 22 пр мых сигналов, входы 23 инверсных сигналов, выходы 24 - 27, шину питани  28 и шину 28 нулевого потенциала дешифратора. 1 ил.

Description

Изобретение относитс  к быстродействующим логическим схемам и полупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматикиi

Целью изобретени   вл етс  снижение потребл емой мощности девшфрато- ра.

На чертеже представлена электричека  схема дешифратора.

Дешифратор содержит шесть ключевы транзисторов 1-6, четыре повторительных транзистора , п ть источнико П-15 тока, два диода 16 и 17, четыр ограничительных резистора 18-21, входы 22 пр мых сигналов, входы 23 инверсных сигналов, выходы 24-27, шину 28 питани  и шину 29 нулевого потенциала дешифратора.

Дешифратор работает следующим образом .

При наличии некоторой кодовой комбинации переменных по входам устройства , например 00, что соответствует низкому уровню входных сигналов на базах первого и третьего повторительных транзисторов 7 и 9 и высокому уровню входных сигналов на базах второго и четвертого повторительных транзисторов 8 и 10 (с логическим перепадом входных и выходных сигналов, например, 0,8 В),потенциалы и токи в дешифраторе адреса распредел тс  следующим образом, В точке соединени  эмиттеров первого и третьего трехэмиттерных транзисторов 7 и 9 и коллектора первого ключевого транзистора 1 будет низкий потенциал. Соответственно низкий потенциал будет и на первом выходе 24 устройства. По всем же остальным выходам 25-27 установитс  высокий потенциал.

Кроме этого, на базах ключевых транзисторов 2, 4.и 6 установ тс  низкие потенциалы. На базах первого, третьего и п того ключевых транзисторов установ тс  высокие потенциалы .

При подобном распределении потенциалов ток источника 12 тока, проход  через третий и первый ключевые транзисторы 1 и 3, замкнетс  в узел соединени  эмиттеров первого и третьего повторительных транзисторов 7 и 9, прив зьюа  потенциал первого выхода 24 к низкому уровню.

При смене кодовой комбинации адреса па входах 22 и 23 устройства.

5

например, на 01 соответственно произойдет новое перераспределение потенциалов и токов в схеме, привод щее

5 к по влению низкого потенциала на втором выходе 25 и высокого потенциала на остальных выходах 24, 26 и 27. Это обеспечиваетс  тем, что к базам четвертого и. третьего повтори0 тельных транзисторов 10 и 9 будет приложен низкий потенциал, а к базам первого и второго повторительных транзисторов 7 и 8 - высокий. Быстрое по вление высокого потенциала на пер5 вом выходе 24 будет обеспечено большим током, направленным на перезар д паразитных емкостей узла и развиваемым в цепи первого эмиттера первого повто- рительного транзистора 7. При этом

0 на базах первого и п того ключевых

транзисторов 1 и 5 потенциал понизитс , а на базах второго и шестого ключе- вьпс транзисторов 2 и 6 повыситс . Это приводит к тому, что ток второго источника 12 тока переключаетс  в коллектор второго ключевого транзистора 2 и обеспечивает быстрый перезар д паразитных емкостей, приведенных к узлу соединени  эмиттеров третьего и

0 четвертого повторительных транзисторов 9 и 10.

Claims (1)

1. Формула изобретени 

   5 , Дешифратор адреса, содержащий шесть ключевых транзисторов, четыре повторительных транзистора, два диода , четыре ограничительных резистора , четыре источника тока, первые

   0 выводы которых подключены к шине нулевого потенциала дешифратора, эмиттеры первого и второго ключевых транзисторов соединены с коллектором третьего ключевого транзистора, база

   5 которого.соединена с вторым выводом первого(Источника тока и катодом первого диода, а эмиттер - с вторым вьшодом второго источника т ока и с эмиттером четвертого ключевого тран0 зистора, коллектор которого соединен с эмиттерами п того и шестого ключевых транзисторов, коллекторы которых соединены с первыми эмиттерами первого и второго повторительных тран5 зисторов соответственно, а базы соединены с базами первого и второго ключевых транзисторов соответственно- и с вторыми выводами третьего и четвертого источников тока соответст-.

   вейно, коллекторы первого и второго ключевых транзисторов соединены с первыми эмиттерами третьего и четвер- повторительных транзисторов соотвегственно , анод второго диода соеди ни пе

   €ен с первым выводом первого огра- 1ительного резистора, коллекторы JBoro, второго, п того и шестого ключевых транзисторов  вл ютс  выхо- дани дешифратора, а базы с первого ПО; четвертый повторительных транзис- то )ов - входами дешифратора, о т л и 1 ю щ и и с   тем, что, с цель- 1жени  потребл емой мощности, он 5ержит п тый источник тока, первый

   си:

   со,

   вызод которого подключен к шине

   нулевого потенциала дешифратора, а

   ВТ

   зрой соединен с катодом второго диозисторов соединены с анодом первого диода и базами первого и второго ключевых транзисторов соответственно, а вторые вьтоды - с вторыми эмиттерами второго, четвертого и первого повторительных транзисторов соответственно , коллекторы которых подключены к шине питани  дещиф{затора и соединены с коллектором третьего повторительного транзистора, второй эмиттер которого соединен с. вторым вьшодом первого резистора, третьи эмиттеры повторительных транзисторов с первого по четвертый соединены с первыми эмиттерами третьего, первого, четвертого и второго повторительрых транзисторов соответственно, коллекторы п того и шестого ключевых транзисто

   да и базой четвертого ключевого тран- 20 ров соединены с первыми эмиттерами

   зистора, первые выводы второго, третьего и четвертого ограничительных репервого и второго повторительных транзисторов соответственно.