SU1608669A1 - Резервированное устройство - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при создании цифровых вычислительных устройств повышенной надежности. Цель изобретени  - расширение области применени  устройства за счет обеспечени  резервировани  блоков как с потенциальными, так и с импульсными выходами. Резервированное устройство содержит два резервируемых блока, два элемента И, элемент ИЛИ, триггер, схему сравнени , элемент задержки, формирователь импульса. Устройство устран ет негативное вли ние отказавшего блока на работоспособный блок, работающий на того же потребител , при наиболее часто встречающихс  отказах, а именно при по влении на выходе неисправного блока посто нного высокого или низкого уровн  напр жени  вместо импульсов. 2 ил.

Description

i ке и быть вых ной

Ц

ласт обес: как ными

Н,

cxeMi I на рабо

Р

жит мент 5

изобретение относитс  к автомати- вычислительной технике и может использовано при создании цифро- ычислительных устройств повышен- 1адежности.

шь изобретени  - расширение об- I применени  устройства за счет ечени  резервировани  блоков

потенциальными, так и с импульс- выходами I фиг.1 представлена структурна 

резервированного устройства;

,2 - временные диаграммы его ы..

зервированное устройство содер- )езервируемые блоки 1 и 2, элеИ 3, схему 4 сравнени , элемент заЖержки, триггер 6, элемент И 7,

ф11Г,

элемент ИЛИ 8, формирователь 9 импульса .

Устройство работает следующим образом .

В случае исправной работы резервированных блоков 1 и 2 на их выходах имеютс  последовательности импульсов, совпадающие по времени и пол рности, которые поступают на входы элементов И 3 и схему 4 сравнени . В соответствии с таблицами истинности этих элементов импульсы проход т через элемент И 3, а через схему 4 не проход т (фиг.1 в,г). С выхода элемента И 3 импульсы поступают на первый вход элемента ИЛИ 8, а также через линию 5 задержки на П-вход триггера; 6 (фиг.2д). Так как дл  запоминани 

Oi О 00 О5 О5 СО

состо ни  логической 1 или О D-входа триггером необходимо наличие переднего фронта импульса на С-вхо- де, а в случае исправной работы блоков 1 и 2 импульсы на С-вход триггера не поступают, то запоминание по D-входу не происходит. С выхода схемы 4 уровень напр жени  логического О поступает на первый вход элемента И 7 и закрывает его, поэтому первоначальное состо ние триггера 6. после включени  питани ). может быть любым. После прохождени  первого импульса с выхода устройства через формирователь 9, который вьщел ет короткий импульс, значительно меньший по длительности, чем минимальный период следовани  импульсов с выходов блоков 1 и 2, он поступает на S-вход триггера и устанавливает его в положение Q О (фиг.2е). Так в случае исправной работы блоков 1 и 2 на выходе элемента И 7 посто нно находитс  логический О, не мешающий прохождению импульсов с выхода элемента И 3 через элемент 8 на выход устройства .

В случае, если произошел отказ одного из резервируемых блоков, напри-, мер на выходе блока 2 по вилс  посто нный уровень логического О, импульсы с выхода исправного блока 1 не проход т через элемент 3, но проход т через схему 4 (фиг.2 б,в,г). В триггер 6 с D-входа по. переднему фронту импульсов, приход щих на С-вход,записываетс  уровень логического О. Триггер устанавливаетс  в положение Q 1 до момента окончани  импульса на выходе схемы 4, после чего триггер .устанавливаетс  в положение Q 0. С выхода триггера импульсы поступают на второй вход элемента И 7 синхронно с импульсами, по- - ступаюсд1ми на первый вход этого эле- .мента, и проход т через этот элемент. На первом входе элемента 8 посто нно находитс  логический О, поступающий с элемента ИЗ. Импульсы с второго входа элемента 8 поступают на выход устройства (фиг.2 д,е,ж,и).

Если отказ привел к по влению на выходе одного из блоков (например, на выходе блока 2) посто нного уровн  логической 1, импульсы с выхода исправного блока 1 проход т через элемент И.З, а через схему 4 проход т инвертированные импульсы (фиг.2 в,г).

10

20

25

о- , on - . 6086694

С выхода элемента 3 через элемент 5 задержки импульсы поступают на D-вход триггера, а с выхода схемы 4 импульсы поступают на С-вход триггера 6. Элемент задержки задерживает импульс на врем  большее, чем врем  срабатывани  схемы 4. Назначение элемента задержки: задержать импульс на D-входе триггера 6 пока на С-входе этого триггера не по витс  передний фронт импульса и триггер не установитс  в положение Q 0. Элемент 7 в данном случае оказываетс  посто нно закрытым (фиг.2 д.е.ж). Импульсы с исправного блока 1 через элемент И 3 и элемент 8 поступают на выход устройства.

Приведенные рассуждени  справедливы и дл  случаев, если рассмотренные отказы произойти в блоке 1, а блок 2 исправен.

Claims (1)

1. Таким образом, предлагаемое устройство сохран ет работоспособность при по влении отказов типа посто нный логический О или посто нна  логическа  1 на выходе одного из блоков. Формула изобретени 

   Резервированное устройство, содержащее первый и второй резервиру- .емые блоки, первьгй и второй элементы И, элемент ИЛИ и схему сравнени ,первый и второй входы которой подключены к выходам соответствующих резервируемых блоков, выход первого элемента И соединен с первым входом элемента ИЛИ, отличающеес  тем, что, с целью расширени  области применени  устройства за счет обеспечени  резервировани  блоков как с потенциальными, так и с импульсными

   35

   40

   выходами, в него введены элемент за- .держки, формирователь импульса и триггер , инверсный выход которого подключен к первому входу первого элемента И, второй вход которого соединен с выходом схемы сравнени  и С- входом триггера, D-вХод которого под- ;ключен к выходу элемента задержки, первый и второй входы второго элемента И соединены с выходами соответствующих резервируемых блоков, а выход - с входом элемента задержки и вторым входом элемента ИЛИ, выход которого  вл етс  выходом устройства и подключен к входу формировател  им- пульса, выход которого соединен с S-входом. триггера.

   8

   т

   8

   и

   Исправна  paSoma

   а

   IS в

   г

   д е

   fK

   И н

   п пп.гпппп |-1 тп

   п |-I п

   п

   п

   1

   I-I п п п

   п n п

   лигп п

   гп п п п

   гп п п п

   -П - пи-innn |-t гпп

   V V

   Фиг, 2

   Фиг.1

   Отказ длока2

   1

   t

   игп п

   V V