SU1598209A1

SU1598209A1 - Устройство дл воспроизведени графической информации

Info

Publication number: SU1598209A1
Application number: SU884494583A
Authority: SU
Inventors: Владимир Алексеевич Шайда
Original assignee: Предприятие П/Я В-8117
Priority date: 1988-10-14
Filing date: 1988-10-14
Publication date: 1990-10-07

Abstract

Изобретение относитс к телевидению. Целью изобретени вл етс повышение точности и объема индицируемой графической информации путем повышени быстродействи преобразовани . Каждый элемент изображени , сформированный формирователем 4, раст гиваетс в двух направлени х - вниз и вправо - в соответствии с направлением движени электронного луча. Запись производитс в блоки оперативной пам ти (БОП) 5 и 6 в интервал времени, свободный от считывани на экран блока 3 индикации. Процесс записи информации происходит с помощью управл емого инвертора 13,сумматора 11,коммутатора 9,управл емого инвертора 14. Процесс считывани информации происходит с помощью коммутатора 7 по координате X, коммутаторов 9 и 10 по координате Y. Пор док подачи отсчетов с БОП 5 и 6 разный - дл четных строк сначала следует отсчет с БОП 5, а за ним - с БОП 6

дл нечетных строк первым подаетс отсчет с БОП 6, а затем - с БОП 5. 7 ил.

Description

Фиг.г

11

П23

2 02

Фиг 3

ФигМ

Фие.5

Claims

55 Формула изобретения

Устройство для воспроизведения графической информации, содержащее последовательно соединенные блок буферной памяти, блок расширения видеосигнала и блок индикации, блок управления с двумя синхровходами и тактовым входом, формирователь сигналов графической информации, два блока оперативной памяти, коммутатор адреса по коррдинате X и два коммутатора адреса по координате Y, при этом информационный выход формирователя сигналов графической инфдрмации соединен с информационным входом первого и второго блока оперативной памяти, первый адресный вход каждого из кото· 15 рых подключен к выходу коммутатора адреса по координате X, первый информационный вход которого соединен с первым адресным выходом формирователя сигналов графической информации, ₂θ а второй информационный вход коммутатора адреса по координате X подключен, к первому адресному выходу блока, управления, первый управляющий выход которого соединен с входом 25 управления формирователя сигналов графической информации.и входами управления коммутатора адреса по координате X и первого и второго коммутаторов адреса по координате Υ, причем второй адресный выход блока управления соединен с первым информационным входом первого и второго коммутаторов адреса по координате Υ, информационный выход первого коммутатора адреса по координате Υ подключён к второму адресному входу первого блока оперативной памяти, информационный выход второго коммутатора адреса по координате Υ подключен к второму адресному входу второго блока оперативной памяти, выход записи Формирователя сигналов графической 'информации’соединен с входом записи первого и второго блоков оперативной памяти, второй управляющий выход блока управления подключен к входу управления блока буферной памяти, тактовый вход, которого соединен с тактовым входом блока расширения видеосигнала, блока индикации и блока управления, синхровходы блока индикации соединены с синхровходами блока управления, отличающееся тем, что, с целью повышения точности и объема индицируемой графической информации путем увеличения быстродействия преобразования, введены коммутатор, два сумматора, два управляемых инвертора и элемент НЕ, при этом первый информационный вход коммутатора соединен с выходам первого блока оперативной памяти, второй информационный вход коммутатора соединен с выходом второго блока оперативной памяти, первый и второй выходы коммутатора подключены соответственно к первому и второму информационным входам блока буферной памяти, вход управления коммутатора соединен с третьим управляющим выходом блока управления, второй адресный выход формирователя сигналов графической информации подключен к первому входу первого и второго сумматоров, выход первого сумматора соединен с вторым информационным входом первого коммутатора адреса по координате Υ, выход второго сумматора соединен с вторым информационным входом второго коммутатора адреса по координате Υ, выход младшего разряда по координате Υ формирователя сигналов графической информации соединен с первыми входами первого и второго управляемых инверторов, выход младшего разряда по координате X формирователя сигналов графической информации соединен с вторым входом первого управляемого инвертора, а через элемент НЕ - с . вторым входом второго управляемого инвертора, выход первого управляемо- . го инвертора подключен к второму входу первого сумматора, а выход второго управляемого инвертора подключен к второму входу второго сумматора.

□ 23

02ί

ЕР

Строка 1

Строка I

Строка 3

Строка 4
///½ 2 5\ 2 < 7 2 1 2 5½½ й 1 Z 2 7 2 7 I 2 1 779 % 1 2 1 2 2 1 2 1 2 7 г 7

У у+1 {/+2 рЗ

Фиг.4

Фиг.5

Фиг. 6