SU1587539A1 - Устройство дл вычислени свертки - Google Patents
Устройство дл вычислени свертки Download PDFInfo
- Publication number
- SU1587539A1 SU1587539A1 SU884450377A SU4450377A SU1587539A1 SU 1587539 A1 SU1587539 A1 SU 1587539A1 SU 884450377 A SU884450377 A SU 884450377A SU 4450377 A SU4450377 A SU 4450377A SU 1587539 A1 SU1587539 A1 SU 1587539A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- vector
- computational
- output
- inputs
- value
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
ИЗОБРЕТЕНИЕ ОТНОСИТСЯ К ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКЕ И МОЖЕТ БЫТЬ ИСПОЛЬЗОВАНО В СПЕЦИАЛИЗИРОВАННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАШИНАХ И УСТРОЙСТВАХ ОБРАБОТКИ СИГНАЛОВ. ЦЕЛЬ ИЗОБРЕТЕНИЯ - РАСШИРЕНИЕ ФУНКЦИОНАЛЬНЫХ ВОЗМОЖНОСТЕЙ УСТРОЙСТВА ЗА СЧЕТ ВЫЧИСЛЕНИЯ СВЕРТКИ ПО РЕКУРСИВНОМУ АЛГОРИТМУ. УСТРОЙСТВО СОДЕРЖИТ МАТРИЦЫ P 0 . J ВЫЧИСЛИТЕЛЬНЫХ МОДУЛЕЙ (J, P 0 - РАЗМЕРНОСТИ СООТВЕТСТВЕННО ВЫХОДНОГО ВЕКТОРА Y, ВЕКТОРА ВЕСОВЫХ КОЭФФИЦИЕНТОВ Ω) И J РЕГИСТРОВ. В ОСНОВУ РАБОТЫ УСТРОЙСТВА ПОЛОЖЕН АЛГОРИТМ ВЫЧИСЛЕНИЯ СВЕРТКИ, КОТОРЫЙ ЗАДАН РЕКУРРЕНТНЫМИ СООТНОШЕНИЯМИ Y (-1) = 0, Y (P) = Y (P-1) + ΩP XI - P, P = 0, P 0 - 1, Y (P) = Y (P-1) + RP 0+P 1-P Y I-P 0- P 1-P 1P = P 0, D 1+P 1-1, YI = YI(P 0+P 1-1). ОСОБЕННОСТЯМИ РАБОТЫ УСТРОЙСТВА ЯВЛЯЕТСЯ ПАРАЛЛЕЛЬНО-ПОТОЧНАЯ ОРГАНИЗАЦИЯ ВЫЧИСЛЕНИЙ. ВРЕМЯ ВЫЧИСЛЕНИЯ СВЕРТКИ ДЛЯ L ВХОДНЫХ ВЕКТОРОВ X(L 1P 0 + J - 1), ГДЕ /P 0 + J - 1/ - РАЗМЕРНОСТЬ ВХОДНОГО ВЕКТОРА /X/P 0 + J - 1/, РАВНО P 0 + P 1 + 2J + L - 2 ТАКТОВ. 5 ИЛ.
Description
Изобретение относитс к вычислительной технике и может быть использовано в специализированньгх вычислительных машинах и устройствах цифровой обработки сигналов дл вычислени свертки, определ емой рекурсивным .алгоритмом.
Цель изобретени - расширение функциональных возможностей за счет вычислени свертки по рекурсивному алгоритму .
На фиг,1 представлена структурна схема устройства дл вычислени свертки дл случа , Р, с потоками входных и выходных данных; на фиг,2 - функциональна схема
(i,j)-ro вычислительного модул ; на фиг.З - схема (К,j)-го вычислительного модул ,(i 2, 1, j 1,1; К Р, + 2, Р, ,+ Р, + 1; РО, Р, - размерности векторов весовых коэффициентов г ,HW, I - размерность выходного вектора); на фиг.4 - картина распространени вычислительных фронтов устройства; на фиг.5 - временные диаграммы работы устройства.
Устройство дп вычислени свертки (фиг.1) содержит первую группу инт формационных входов 1, вторую группу информационных входов 2, третью группу информационных входов 3, четвертую группу информационных входов
сл
СХ)
сл
со
4, п тую группу информационных входов 5, синхровход 6, регистры 7, вычислительные модули 8 и 9, группу выходов 10 устройства.
(i.j)-и вычислительный модуль (фиг.2) содержит первый 11, второй 12 и третий 13 информационные вхо- дь, синхровход 14, регистры 15-17, умножитель 18, сумматор 19, первый 20, второй 21 и третий 22 выходы.
(К,)-й вычислительный модуль содержит первьш 23, второй 24 и тре тий 25 информационные входы, синхровход 26, регистры 27-30, умножитель 31, сумматор 32, первьй выход 33, второй выход 34, третий выход 35.
В основу работы устройства положен рекурсивный алгоритм вычислени свертки, который задан рекур- рентными соотношени ми дл ,1-1
уН1 п Y i 0
Y.P (f-n +Шр. , р 0,
ЧР1
(р-1) - ,-Р -РО-Р,Р
р Р„, РО + Р - 1
(
Y. Y- 1 1
При описании работы устройства в обозначении в скобках указываетс номер i-ro рекуррентного шага, а в обозначении Y номер i указьтает номер такта работы устройства .
Устройство работает следующим образом .
В исходном состо нии регистры 15-17, 27-30 устанавливаютс в нулевое состо ние.
Рассмотрим работу устройства при вычислении свертки дл входного вектора X (1,5) и начальных значений Y (1,2).
у(0 Y ( 0 О
0
5
0
5
0
0
На первом такте на вход 2;, подаетс элемент х
-t
При этом в вычислительном модуле 95-7 формируетс значение Y У н + x.W(, на втором такте на входы 2 и 2g2 подаютс соответственно элементы х их,. При этом в вычислительном модуле 9 , формируетс значение Y , в вычислительном модуле 9/;-- значение
.а;,х,.
На третьем такте в вычислитель- значение
,, в вычислительном модуле 9jj, формируетс значение
YV + iXoНа чертвертом такте на вход 2, подаетс значение элемента х. При этом в вычислительном модуле В,, формируетс значение + i У-t j в вычислительном модуле 42 - значение , . в
ном модуле формируетс
У Ч) + г.у .. в вычи.
т вычислительном модуле 9 / .
ние Y V ,- значеНа п том такте с выхода регистра 7, значение Y (, подаетс на выход устройства 10,, в вычислительном модуле Bjj формируетс значение 1 Y , + в вычислительном модуле 9 JJ - значение + +W.,.
На последующих тактах аналогичным образом формируютс остальные элементы Y. (i 2, 1-1). Картина распространени вычислительных фронтов показана на фиг.4, временные диаграммы работы устройства на фиг.5.
Период ввода соответствующих элементов очередного входного вектора x(l,q) равен одному такту работы устройства.
45
Claims (1)
- Формула изобретениНа входы 1j, 1 j и 1 5 посто нно подаютс нулевые значени , на входы 3, ЗУ и 3 посто нно подаютс соответственно значени элементов си,, со, и , на входы 4 и 4, посто нно подаютс соответственно значени эле ментов г, и r.j.На нулевом такте на вход 2.. пода етс элемент х. При этом в вычисли тельном модуле 9 , формируетс значеfниеУстройство дл вых ислени свертки, содержащее матрицу Р х I (Р,, I размерности соответственно вектора SO- фвесовых коэффициентов w и выходноговектора у) вычислительных модулей, причем первый информационный вход ()-ro вычислительного модул подключен к первому выходу (i,j-1)-ro - вычислительного модул (i ,+ 2, 1. J 27Г; Р, - размерность вектора весовых коэффициентов г), второй информационный входXl/X(t5)2216191$20Л21иФиг гФиг.З5 5 7 8 е|1ЪXNЛ8цЧЛ1;з1822В:SAу «/ZfN л оу-- «37 °32 Л8237 Г8333i(2ЛtЛV/лКЖ%го1УдУW л9б162363ГхЛрАТ л JФиг. 4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884450377A SU1587539A1 (ru) | 1988-06-27 | 1988-06-27 | Устройство дл вычислени свертки |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884450377A SU1587539A1 (ru) | 1988-06-27 | 1988-06-27 | Устройство дл вычислени свертки |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1587539A1 true SU1587539A1 (ru) | 1990-08-23 |
Family
ID=21385481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884450377A SU1587539A1 (ru) | 1988-06-27 | 1988-06-27 | Устройство дл вычислени свертки |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1587539A1 (ru) |
-
1988
- 1988-06-27 SU SU884450377A patent/SU1587539A1/ru active
Non-Patent Citations (1)
Title |
---|
Кунг Х.Т. Вычислени на СБИС. Системы параллельной обработки; Пе- рев. с англ./ Под ред. Д.Ивенса. - М.:. Мир, 1985, с.348,рис. 1 6.8. Авторское свидетельство СССР № 1494018, 30.11.87. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Yang et al. | A new RSA cryptosystem hardware design based on Montgomery's algorithm | |
Hatamian | A real-time two-dimensional moment generating algorithm and its single chip implementation | |
Bettola et al. | High performance fault-tolerant digital neural networks | |
SU1587539A1 (ru) | Устройство дл вычислени свертки | |
TWI688895B (zh) | 快速向量乘累加電路 | |
SU1631556A1 (ru) | Арифметическое устройство дл процессора быстрого преобразовани Фурье | |
Dawid et al. | High speed bit-level pipelined architectures for redundant CORDIC implementation | |
US10908879B2 (en) | Fast vector multiplication and accumulation circuit | |
JP2605792B2 (ja) | 演算処理装置 | |
SU1059578A1 (ru) | Устройство дл вычислени коэффициентов Фурье | |
SU1591037A1 (ru) | Арифметическое устройство для процессора быстрого преобразования фурье | |
SU1721612A1 (ru) | Устройство дл операций над матрицами | |
SU1259253A1 (ru) | Вычислительное устройство | |
SU1226448A1 (ru) | Матричное устройство дл вычислени тригонометрических функций | |
JP2705162B2 (ja) | 演算処理装置 | |
SU1277098A1 (ru) | Устройство дл вычислени полиномов | |
SU962925A1 (ru) | Устройство дл вычислени функции Z= @ х @ +у @ | |
SU955082A1 (ru) | Цифровой функциональный преобразователь | |
SU1425630A1 (ru) | Генератор функций Уолша | |
SU1363205A1 (ru) | Устройство дл возведени в степень | |
Ramacher et al. | A general-purpose signal processor architecture for neurocomputing and preprocessing applications | |
Sauer et al. | Block sequential CORDIC architectures | |
SU1277100A1 (ru) | Устройство дл вычислени значений степенного р да | |
SU1399725A1 (ru) | Параллельно-последовательное устройство дл умножени в конечных пол х | |
SU1251126A1 (ru) | Устройство дл умножени |