SU1566486A1 - Converter of codes with irrational positive base to codes with irrational negative base - Google Patents

Converter of codes with irrational positive base to codes with irrational negative base Download PDF

Info

Publication number
SU1566486A1
SU1566486A1 SU884463996A SU4463996A SU1566486A1 SU 1566486 A1 SU1566486 A1 SU 1566486A1 SU 884463996 A SU884463996 A SU 884463996A SU 4463996 A SU4463996 A SU 4463996A SU 1566486 A1 SU1566486 A1 SU 1566486A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
input
fibonacci
block
information input
Prior art date
Application number
SU884463996A
Other languages
Russian (ru)
Inventor
Владимир Владимирович Сержанов
Николай Александрович Соляниченко
Ольга Викторовна Христорис
Василий Иванович Сачанюк
Original Assignee
Винницкий политехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Винницкий политехнический институт filed Critical Винницкий политехнический институт
Priority to SU884463996A priority Critical patent/SU1566486A1/en
Application granted granted Critical
Publication of SU1566486A1 publication Critical patent/SU1566486A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - увеличение быстродействи  преобразовател  за счет уменьшени  количества тактов суммировани . Преобразователь содержит регистр 5, в котором хран тс  разр ды входного кода числа, соответствующие отрицательным весам выходного кодаThe invention relates to computing. The purpose of the invention is to increase the speed of the converter by reducing the number of cycles of summation. The converter contains a register 5 in which the bits of the input code of the number are stored, corresponding to negative weights of the output code.

сдвиговый регистр 6, в который записываетс  содержимое регистра 5 и производитс  сдвиг на один разр д вправоa shift register 6 in which the contents of register 5 are written and shifted one bit to the right

блок 8 приведени  кодов Фибоначчи к минимальной форме, обеспечивающий получение максимальной формы кодовой комбинации, содержащейс  в регистре 5. Блок 7 элементов запрета обеспечивает выполнение операции гашени  единиц. Коммутатор 2 по командам блока 9 синхронизации обеспечивает подключение к входу регистра 5 выходов блока 7 элементов запрета, блока 8 приведени  кодов Фибоначчи к минимальной форме и входа 1. Регистр 3 и фибоначчиевый сумматор 4 формируют выходной код. 3 ил., 2 табл.block 8 of converting Fibonacci codes to the minimum form, which ensures obtaining the maximum form of the code combination contained in register 5. Block 7 of the elements of the prohibition ensures the execution of the clearing of units. The switch 2 according to the commands of the synchronization unit 9 provides connection to the input of the register 5 of the output of the block 7 of the prohibition elements, the block 8 of casting Fibonacci codes to the minimum form and the input 1. The register 3 and the Fibonacci adder 4 form the output code. 3 dw., 2 tabl.

Description

еe

ойOh

реre

нойNoah

реre

нойNoah

реre

00110011

О 001010About 001010

О 000111About 000111

О 600010About 600010

О 000001About 000001

О 000000About 000000

0101010 00101010101010 0010101

О 01010About 01010

0001010 00001010001010 0000101

001001001001

0000010 000000 10000010 000000 1

000010000010

00000000000000

Claims (1)

Формула изобретени Invention Formula Преобразователь кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием, содержащий коммутатор первый регистр, фибоначчиевый сумматор , -блок приведени  кодов Фибоначчи к минимальной форме, блок синхронизации и элемент ИЛИ, причем тактовый вход и вход запуска преобразовател  соединен с соответствующими входами блока синхронизации, вход окончани  которого соединен с выходом элементаA code converter with an irrational positive base into codes with an irrational negative base, containing the switchboard first register, Fibonacci adder, - minimal Fibonacci code block, synchronization unit and the OR element, the clock input and the triggering input of the converter are connected to the corresponding inputs of the sync block, the input of the end of which is connected to the output of the element 00 5five ИЛИ, информационный вход преобразовател  соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом блока приведени  кодов Фибоначчи к минимальной форме, выход первого регистра соединен с входом первого слагаемого фибоначчиевого сумматора и  вл етс  выходом преобразовател , выход фибоначчиевого сумматора соединен с информационным входом первого регистра, первый и второй выходы блока синхронизации соединены соответственно , с входом разрешени  фибоначчи- евого сумматора и с входом разрешени  блока приведени  кодов Фибоначчи к минимальной форме, отличаю- Щ и и с   тем, что, с целью повышени  быстродействи , он содержит второй регистр, сдвиговый регистр и блок элементов запрета, причем информационный вход преобразовател  соединен с информационным входом первого регистра , выход коммутатора соединен с информационным входом второго регистра , выход которого соединен с первым информационным входом блока элемента запрета, с информационным входом сдвигового регистра, с информационным входом блока приведени  кодов Фибоначчи к минимальной форме иOR, the information input of the converter is connected to the first information input of the switch, the second information input of which is connected to the output of the Fibonacci coding unit, the output of the first register is connected to the input of the first addendum of the Fibonacci adder and is the output of the converter, the output of the fibonacci adder is connected to the information input the first register, the first and second outputs of the synchronization unit are connected respectively to the input of the Fibonacci adder resolution and to the input the resolution of the Fibonacci coding block to the minimum form, which is different from the fact that, in order to improve speed, it contains a second register, shift register and block of prohibition elements, the information input of the converter is connected to the information input of the first register, the output of the switch is connected with the information input of the second register, the output of which is connected to the first information input of the block of the prohibition element, with the information input of the shift register, with the information input of the casting unit F; Fibonacci to the minimal form and 66486648 10ten с входом второго слагаемого Фибонач- чиевого сумматора, выходы разр дов сдвигового регистра соединены с входами разр дов управл ющего входа блока элементов запрета и с входами элемента ИЛИ, с третьего по дес тый выходы синхронизации соединены соответственно с входом разрешени  записиthe inputs of the second term of the Fibonacci adder, the outputs of the bits of the shift register are connected to the inputs of the bits of the control input of the block of prohibition elements and the inputs of the element OR, the third to the tenth outputs of the synchronization are connected respectively to the input of recording resolution jg второго регистра, с вторым информационным входом блока элементов запрета , с входами разрешени  записи и сдвига сдвигового регистра, с входом разрешени  записи первого регистра,jg of the second register, with the second information input of the prohibition block, with the inputs of the recording resolution and the shift register, with the input resolution of the recording of the first register, 15 с первым, вторым и третьим управл ющими входами коммутатора, третий информационный вход которого соединен с выходом блока элементов запрета.15 with the first, second, and third control inputs of the switch, the third information input of which is connected to the output of the prohibition block. Фиг. 2FIG. 2 фиеЗfiez
SU884463996A 1988-07-21 1988-07-21 Converter of codes with irrational positive base to codes with irrational negative base SU1566486A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884463996A SU1566486A1 (en) 1988-07-21 1988-07-21 Converter of codes with irrational positive base to codes with irrational negative base

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884463996A SU1566486A1 (en) 1988-07-21 1988-07-21 Converter of codes with irrational positive base to codes with irrational negative base

Publications (1)

Publication Number Publication Date
SU1566486A1 true SU1566486A1 (en) 1990-05-23

Family

ID=21391266

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884463996A SU1566486A1 (en) 1988-07-21 1988-07-21 Converter of codes with irrational positive base to codes with irrational negative base

Country Status (1)

Country Link
SU (1) SU1566486A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 960792, кл. Н 03 М 7/30, 1980. Авторское свидетельство СССР № 1462456, кл. Н 03 М 7/30, 18.08.87. *

Similar Documents

Publication Publication Date Title
SU662932A1 (en) Fibonacci p-code-to-binary code converter
KR920006843A (en) Semiconductor computing device
SU1566486A1 (en) Converter of codes with irrational positive base to codes with irrational negative base
US4074262A (en) Key input circuit
SU1283804A1 (en) Sine-cosine function generator
SU1487195A1 (en) Code converter
SU1367163A1 (en) Binary serial code to unit-counting code converter
SU1309316A1 (en) Parallel n-digit code-to-sequential code converter
SU1262530A1 (en) Analog-digital device for calculating values of polynominal function
SU572781A1 (en) Radix converter of binary-decimal numbers into binary numbers
SU401994A1 (en) DEVICE FOR DETERMINATION OF MINORANT BINARY CODES
SU1709530A1 (en) Code-to-frequency converter
SU1048469A1 (en) Bcd number/binary number converter
SU615487A1 (en) Function representing arrangement
SU1709368A1 (en) Device for compressing analog information
SU1662004A1 (en) Binary coded decimal to binary translator
SU1392620A1 (en) Device for generating m-coded pulse sequence
SU943704A1 (en) Binary to digital pulse code converter
SU1267624A1 (en) Binary code-to-modular code converter
SU1125621A1 (en) Translator from binary system to residual class system
SU1372625A1 (en) Code converter
SU1084779A1 (en) Translator from binary code to binary-coded decimal code
SU809552A1 (en) Analogue value-to-fibonacci code converter
SU1062751A1 (en) Device for converting signals from information-measuring system
SU1283978A1 (en) Binary-coded decimal code-to-binary code converter