SU1084779A1 - Translator from binary code to binary-coded decimal code - Google Patents
Translator from binary code to binary-coded decimal code Download PDFInfo
- Publication number
- SU1084779A1 SU1084779A1 SU823414515A SU3414515A SU1084779A1 SU 1084779 A1 SU1084779 A1 SU 1084779A1 SU 823414515 A SU823414515 A SU 823414515A SU 3414515 A SU3414515 A SU 3414515A SU 1084779 A1 SU1084779 A1 SU 1084779A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- bits
- output
- inputs
- input
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
.ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий генератор импульсов, распределитель импульсов, формирователь эквивалентов и двоично-дес тичный накопительный сумматор, выходы которого вл ютс выходами преобразовател информационный вход которого соединен с информацио.нным входом распределител импульсов, тактовый вход которого соединен с выходом г,енератора импульсов, выход двоичного кода распределител импульсов соединен с управл ющим входом двоично-дес тичного накопительного суммаг тора, информационные входы которого соединены с выходами формировател эквивалентов, вход считывани тактов и вход подготовки которого соединены соответственно с выходом считывани тактов и с выходом подготовки распределител импульсов, выход сброса которого соединен с входами сброса формировател эквивалентов и двоично-дес тичного накопительного сумматора, отличающийс тем, что, с целью его упрощени , в нем формирователь эквивалентов состоит из тетрад, кажда из которых содержит регистр признаков разр дов, Элемент запрета и сумматор тактов, а кажда тетрада двоично-дес тичного накопительного сумматора содержит регистр промежуточных сумм, промежуточный сумматор , элемент ИЛИ, сумматор кода и элемент запрета, первый и второй входы которого соединены соответственно с выходами третьего, и четвертого разр дов сумматора кода, первые входы второго, третьего и четвертого разр дов которого соединены с выходом элемента ИЛИ, первый и второй, входы которого соединены соответственно с выходом переноса и выходом четвертого разр да промежуточного сумматора, первые входы всех разр дов которого соединены с выходами соответствующих разр дов регистра промежуточный сумм, управл ющий вход и вход сброса которого вл ютс соответственно управл ющим входом и входом сброса двоично-дес тичного (Л накопительного сумматора, информационные входы и выходы которого вл ютс соответственно вторыми входами промежуточного сумматора и выходами регистра промежуточных сумм, входы, первого, второго, третьего и четвертого разр дов которого соединены соответственно с выходами первых разр дов промежуточного сумматора и сумматора кода, выходом 00 элемента запрета и выходом третье4 .го разр да сумматора кода, выход переноса которого соединен с вхоЧ дом переноса промежуточного суммаVJ тора соседней старшей тетрады двои :о ично-дес тичного накопительного сумматора и первым входом первого разр да сумматора кода, вторые входы первого и второго разр дов которого соединены с выходом второго р азр да промежуточного сумматора, выход третьего разр да и выход переноса которого соединены соответственно с вторыми входами третьего и четвертого разр дов сумматора кода, выходы первого, третьего и четвертого разр дов сумматора тактов каждой тетрады формировател эквиваленA BINARY BODY CONVERTER BINARY-DECIMAL, containing a pulse generator, a pulse distributor, a driver of equivalents and a binary-decimal accumulative adder, the outputs of which are the outputs of the converter whose information input is connected to the information input of the pulse distributor, the clock input of which is connected by a connector with a output of a converter with a pin. pulse generator, the output of the binary code of the pulse distributor is connected to the control input of the binary-ten accumulative sum, the information The inputs of which are connected to the outputs of the equivalent generator, the input of the reading of cycles and the preparation input of which are connected respectively to the output of the reading of cycles and to the output of preparation of the pulse distributor, the output of which is connected to the reset inputs of the generator of equivalents and the DAC accumulator, characterized in that in order to simplify it, in it the equivalent shaper consists of tetrads, each of which contains a register of signs of bits, a prohibition element and a measure adder, and each tetrade of the binary-decimal accumulative adder contains the intermediate amounts register, intermediate adder, OR element, code adder and prohibition element, the first and second inputs of which are connected respectively to the outputs of the third and fourth digits of the code adder, the first inputs of the second, third and fourth the bits of which are connected to the output of the OR element, the first and the second, whose inputs are connected respectively to the transfer output and the fourth discharge of the intermediate adder, the first inputs of all times The ports of which are connected to the outputs of the corresponding register bits of the intermediate sum, the control input and the reset input of which are, respectively, the control input and the reset input of the binary-decimal (L accumulative adder, the information inputs and outputs of which are respectively the second inputs of the intermediate adder and the outputs of the intermediate sum register, the inputs of the first, second, third and fourth bits of which are connected respectively to the outputs of the first bits of the intermediate adder and The code blocker, the output of the prohibition element 00, and the output of the third 4th digit of the adder of the code whose transfer output is connected to the transfer gate of the intermediate sum VJ of the next highest tetrada double: the same-decimal accumulative adder and the first input of the first digit of the code adder, the second the inputs of the first and second bits of which are connected to the output of the second bit of the intermediate adder, the output of the third bit and the transfer output of which are connected respectively to the second inputs of the third and fourth bits of the sum ora code, outputs the first, third and fourth bits of each tetrad cycles adder shaper equivalence
Description
тон соединены соответственно с входами второго, третьего и четвертого разр дов регистра признаков разр дов управл ющий вход которого вл е с управл ющим входом формировател эквивалентов, вход сброса которого вл етс входом сброса регистра признаков разр дов, выходы первого, второго и третьего разр дов Kofopoго соединены соответственно с первыми входами второго, третьего и четвертого разр дов сумматора тактов , вторые входы третьего и четвертого разр дов которого соединены соответственно с выходгши третьего и четвертого разр дов регистра признаков разр дов и первым и вторым входами элемента запрета формировател эквивалентов, выход переполнени сумматора тактов соединен с входом первого разр да регистра признакбв разр дов соседней старшей тетргщы формировател эквивалентов и первым входом первого разр да Й матора тактов, вторые входы первого и второго разр дов которого соединены соответственно с выходами пер ,вого и третьего разр дов регистра признаков, разр дов, выходы первого , второго и четвертого разр дов которого совместно с выходом элемента запрета формировател эквивалентов вл ютс выходами тетрады формировател эквивалентов, вход ;, первого разр да первой тетрады мировател эквивалентов вл етс входом подготовки формировател экввалентов .the tone is connected respectively to the inputs of the second, third and fourth bits of the bit register of the bits of the control input of which is with the control input of the equivalent generator, the reset input of which is the reset input of the register of the bits of the bits, the outputs of the first, second and third bits of the Kofopogo are connected respectively to the first inputs of the second, third and fourth bits of the cycle adder, the second inputs of the third and fourth bits of which are connected respectively to the third and fourth bits of the third and fourth bits the register of features of bits and the first and second inputs of the prohibition element of the equivalent generator, the overflow output of the clock adder is connected to the input of the first discharge of the register of the bits of the next most significant equivalent of the equivalent frequency generator and the first input of the first bit of the timing matrix, the second inputs of the first and second bits which are connected respectively with the outputs of the first, third and third bits of the register of signs, bits, the outputs of the first, second and fourth bits of which, together with the output of the prohibition element and the equivalent shaper is the output of the tetrade shaper equivalents, input; the first discharge of the first tetrad of the equivalents shaper is the input to the preparation of the equivalent shaper.
Изобретение относитс к автоматике , телемеханике и вычислительной технике и может быть использовано при построении преобразователей двоичного кода в двоично-дес тичныйThe invention relates to automation, remote control and computing, and can be used in the construction of binary-to-binary converters.
известен преобразователь двоич| эго кода в двоично-дес тичный, содержащий счетчик двоичных разр дов последовательного кода, дешифратор, генератор тактовых импульсов, счетчик весовых эквивалентов, схему сравнени , счетчик повторений, блок запрещени младшего разр да, блок запрещени тактовых импульсов lj .Known Binary Converter | ego code in binary-decimal, containing a binary code counter of a sequential code, a decoder, a clock pulse generator, a weight equivalent counter, a comparison circuit, a repeat counter, a low-order prohibitor unit, a clock-prohibiting unit lj.
Недостатком данного преобразовател вл етс низкое быстродействие что вызвано преобразованием числа п . тактам, циклы повторени которых вырабатываютс генератором в зависимости от веса приход щего разр да (1,2,4 и т.д.).The disadvantage of this converter is the low speed, which is caused by the conversion of the number n. cycles, the repetition cycles of which are produced by the generator depending on the weight of the incoming bit (1,2,4, etc.).
Наиболее близким по технической сущности к изобретению вл етс преобразователь двоичного кода в двоично-дес тичный, содержащий генератор тактовых импульсов, распределитель импульсов, формировател эквивалентов, двоично-дес тичный сумматор , регистр промежуточных сум формирователь сигнала записи, причем входы двоично-дес тичных Ьумматоров соединены с соответствукичими выходами формировател эквивалентов , а выходы подключены к входам .регистра промежуточных сумм, тактовый вход распределител импульсов соединен с выходом генератора импульсов , выход двоичного кода распределител импульсов - с управл ющим входом двoйчвo-дec тичнoгqThe closest in technical essence to the invention is a binary-to-decimal binary converter, comprising a clock pulse generator, a pulse distributor, an equivalent driver, a binary-decimal adder, an intermediate sum register, a write signal former, and the inputs of binary-decimal summers are connected with the corresponding outputs of the driver equivalents, and the outputs are connected to the inputs of the register of intermediate amounts, the clock input of the pulse distributor is connected to the output of the generator ora pulses, binary output pulse distributor - to the control input dvoychvo-dec tichnogq
сумматора, вход считывани тактов и вход подготовки формировател эквивалентов соединены соответственно с выходом считывани тактов и с вы5 ходом подготовки распределител импульсов, выход сброса которого соединен с входами сброса формировател эквивалентов и двоично-дес тичного сумматора 2 . Q Недостатком известного преобразовател вл етс сложность построени двоично-дес тичных сумматоров , так как с увеличением разр дности двоичного кода резко возрастает оборудование распределител и формировател эквивалентов, а также сложность в управлении.the adder, the clock read input and the preprocessor of the equivalent driver are connected respectively to the clock read output and the output of the pulse distributor preparation, the reset output of which is connected to the reset inputs of the equivalent former and the binary-decimal adder 2. Q A disadvantage of the known converter is the complexity of building the binary-decimal adders, since with an increase in the binary code size, the equipment of the distributor and equivalent generator, as well as the complexity of control, increase dramatically.
Целью изобретени вл етс упрощение преобразовател .The aim of the invention is to simplify the converter.
Поставленна цель достигаетс The goal is achieved
0 тем, что в преобразователе двоичного кода в двоично-дес тичный, содержащем генератор импульсов, -распределитель импульсов, формирователь эквивалентов и двоично-дес тич5 ный накопительный сумматор, выходы, которого вл ютс вы :одами преобразовател , информационный вход которого соединен с информационным входом распределител импульсов,0 in that in a binary-to-decimal converter, containing a pulse generator, a pulse distributor, a driver of equivalents and a binary-ten accumulative adder, the outputs of which are you: the transmitter of which the information input is connected to the information input pulse distributor
0 тактовый вход которого соединен с : выходом генератора импульсов, выход двоичного кода распределител импульсов соединен с управл ющим входом двоично-дес тичного накопи5 тельного - сумматора, информационныевходы которого соединены с выходами формировател эквивалентов, вход считывани тактов и вход подготовки которого соединены соответственно с0 clock input of which is connected to: pulse generator output, output of binary code of pulse distributor is connected to control input of binary-decimal accumulator - adder, information inputs of which are connected to outputs of the driver of equivalents, clock read input and training input of which are connected respectively to
выходом считывани тактов и с выходом подготовки распределител импульсов, выход сброса которого соединен с входами сброса формировател эквивалентов.и двоично-дес тичного накопительного сумматора, формирователь эквивалентов состоит из тетрад, кажда из которых содержит регистр признаков разр дов, элемент запрета и сумматор тактов, а кажда тетрада двоично-дес тичного накопительного сумматора содержит регистр промежуточных сумм, промежуточный сумматор, элемент ИЛИ сумматор кода и элемент запрета, первый и второй входы которого соединены соответственно с выходами третьего и четвертого разр дов.сумматора кода, первые входы второго, третьего и четвертого разр дов которого соединены с выходом элемента ИЛИ, первый и вторбй входы которого соединены соответственной с выходом переноса и выходом четвертого разр да промежуточного сумматора, первые входы всех разр дов которого соединены с выходами соответствующих разр дов регистра промежуточных сумм, управл кадий вход и вход сброса которого вл ютс соответственно управл ющим входом сброса двоично-дес тичного накопительного сумматора, информационные входы и выходы которого вл ютс соответственно вторыми входами промежуточного сумматора и выходами регистра промежуточных сумм, входы первого, второго, третьего и четвертого разр дов которого соединены соответственно с выходами первых разр дов промежуточного сумматора , и сумматора кода, выходом элемента запрета и выходом третьего разр да сумматора кода, выход переноса которого соединен с входом переноса промежуточного сумматора соседней старшей тетрады двоично-дес тичного накопительного сумматора и первым входом первого разр да сумматора кода, вторые входы первого и второго разр дов которого соединены с выходом второго разр да промежуточного сумматора, выход третьего разр да и выход переноса которого соединены соответственно с вторыми входами третьего и четвертого разр дов сумматора кода, выходы первого , третьего и четвертого разр дов сумматора тактов каждой тетрады формировател эквивалентов соединены соответственно с входами второго , третьего и четвертого разр дов регистра признаков разр дов, управл ющий вход которого вл етс управл ющим входом формировател -эквивалентов , вход сброса которого вл етс входом сброса регистра признаков разр дов,выходы первого,второго и третьего разр дов которого соединены соответственно с первыми входами второго,третьего и четвёртого разр дов сумматора тактов,вторые вхцы третьего и четвертого разр дов которого соединены соответственно с выходами третьего и четвертого разр дов регистра призна.ков разр дов и лервым и вторым входшми элемента запрета формировател эквивалентов, выход переполнени сумматора тактов соединен с входом первого разр да регистра признаков соседней старшей тетрады формировател эквивалентов и первым входом первого разр да сумматора тактов, вторые входы первого и второго разр дов которого соединены соответственно с выходами первого и третьего разр до выходы первого, второго и четвертого разр дов которого совместно с выходом элемента запрета формировател эквивалентов вл ютс выходами тетрады формировател эквивалентов, вход первого разр да первой тетрады формировател эквивалентов вл етс входом подготовки формировател эквивалентов .a clock read output and a pulse distributor training output, the reset output of which is connected to the reset inputs of the equivalent generator and the binary-decimal accumulative adder, the equivalent former consists of tetrads, each of which contains a register of signs of bits, a prohibition element and a clock adder, and each tetrad of the binary-decimal accumulative adder contains a register of intermediate sums, an intermediate adder, an element OR a code adder and a prohibition element, the first and second inputs of which are Connected respectively to the outputs of the third and fourth bits of the code accumulator, the first inputs of the second, third and fourth bits of which are connected to the output of the OR element, the first and second inputs of which are connected respectively to the transfer output and the output of the fourth digit of the intermediate adder, the first inputs of all the bits of which are connected to the outputs of the corresponding bits of the register of the intermediate sums, the control cad input and the reset input of which are respectively the control reset input of the binary-decimal cumulative adder, information inputs and outputs of which are, respectively, the second inputs of the intermediate adder and outputs of the intermediate sum register, the inputs of the first, second, third and fourth bits of which are connected respectively to the outputs of the first bits of the intermediate adder and the code adder, the output of the prohibition element and output of the third bit of the code adder, the transfer output of which is connected to the transfer input of the intermediate adder of the next highest tetrade of the binary-decimal accumulative the first adder and the first input of the first digit of the adder code, the second inputs of the first and second bits of which are connected to the output of the second digit of the intermediate adder, the output of the third bit and the transfer output of which are connected respectively to the second inputs of the third and fourth bits of the adder code, outputs the first, third and fourth bits of the adder of cycles of each tetrade of the equivalent former are connected respectively to the inputs of the second, third and fourth bits of the register of the signs of bits, control The third input of which is the control input of the driver-equivalents, the reset input of which is the input of the reset of the register of signs of bits, the outputs of the first, second and third bits of which are connected respectively to the first inputs of the second, third and fourth bits of the clock accumulator, the second inputs the third and fourth bits of which are connected respectively with the outputs of the third and fourth bits of the register of bit recognition and the first and second input elements of the prohibition of the equivalent generator, the output of overflows The adder of clock cycles is connected to the input of the first bit of the register of features of the next highest tetrade of the equivalent generator and the first input of the first bit of the clock accumulator, the second inputs of the first and second bits of which are connected respectively to the outputs of the first and third bits to the outputs of the first, second and fourth bits which, together with the output of the prohibitor of the equivalent shaper, are the outputs of the tetrad of the equivalent shaper, the input of the first discharge of the first tetrad of the equivalent shaper is with the input of preparation of shaper equivalents.
На фиг.1 приведена структурна схема предложенного преобразовател на фиг.2 - временные соотношени кодовой посылки и сигналов управлени .Fig. 1 shows the block diagram of the proposed converter in Fig. 2 — temporal relations of the code parcel and control signals.
Преобразователь двоичного кода в двоично-дес тичный содержит генератор 1 импульсов, распределитель 2 импульсов, регистр 3 признаков разр дов , сумматор 4 тактов, регистр 5 промежуточных сумм промежуточный сумматор б, сумматор 7 кода, элемент 8 запрета формировател эквивалентов , предназначенный дл запрещени разр да весом 2 при одновременном наличии на втором входе разр да 2, элемент ИЛИ 9, который предназначен дл сбора разр да 2 и сигнала переполнени промежуточного сумматора б, и элемент 10 запрета .The binary-to-binary binary code converter contains a pulse generator 1, a pulse distributor 2, a register of 3 bits signs, a 4-cycle adder, a intermediate sum register 5, an intermediate adder b, a code 7 adder, an equalizer suppressor element 8 for disabling weighing 2 with simultaneous presence at the second input of bit 2, the element OR 9, which is designed to collect bit 2 and the overflow signal of the intermediate adder b, and element 10 of the prohibition.
Регистр 3 признаков разр дов преназначен дл хранени текущего значени двоичного разр да в виде двоично-дес тичного эквивалента.A register of 3 bits signs is assigned to store the current value of the binary bit as a binary-decimal equivalent.
Регистр 3, сумматор 4 и элемент 8 запрета служит дл преобразовани текущего значени двоичного разр да в двоично-дес тичный эквивалент . .The register 3, the adder 4 and the prohibition element 8 are used to convert the current value of the binary bit to the binary-decimal equivalent. .
гРЕгистр 5 промежуточных сумм предназначен дл хранени суммы значений разр дов двоичного кода в йиде двоично-дес тичных эквивалентов.Gregaster 5 intermediate sums is intended for storing the sum of the values of binary code bits in the form of binary-decimal equivalents.
Промежуточный сумматор 6 представл ет собой двоичный сумматор и предназначен дл суммировани текущего двоично-дес тичного значени разр да кода с суммарным значением ранее поступивших разр дов кода. Сумматор 7 представл ет собой двоичный декадный сумматор и обеспечивает , совместно с промежуточнь регистром 5, промежуточным суммато ром б, элементами ИЛИ 9 и запрета формирование двоично-дес тичного э вивалента двоичного кода. Входна информаци в виде посылок последовательного кода подаетс на информационный вход 11 преоб разовател . Распределитель 2 импульсов выдает четыре сигнала, временные соо ношени которых представлены на фиг.2: по выходу 12 импульсы считы вани тактов (тактовые импульсы на врем кодовой посылки), по выходу импульс подготовки D-входа первого разр да регистра 3 (импульс начала кодовой посылки) ; по выходу. 14 импульс установки в О регистров и 5; по выходу 15 импульсы двоично кода (кодова посылка). I. Результат преобразовани формируетс на выходах 16. Регистр 3 признаков разр дов, сумматор 4 так тов и элемент 8 Запрета в соовокуп ности образуют тетраду формировате л 17 эквивалентов. Регистр 5 Промежуточных сумм, промежуточный сумматор 6, сумматор кода, элементы ИЛИ 9 и запрета 10 в совокупности образуют тетраду дв 1 но-дес тичног6 накопительного сум матора 18 i Преобразователь двоичного кода в двоично-дес тичный работает следующим образом. На вход распределител 2 импульсов поступают тактовые импульсы генератора 1 импульсов и кодовые по сылки на вход 11 (младшими разр дам вперед, причем одна посылка может содержать несколько кодов, подлежащих преобразованию). Сигнал установки в О регистров 3 и 5 подготавливает преоб разователь к приему информации. Иипульс тактовой частоты в момент наличи на информационном D-входе первого разр да регистра 3 импульса начала кодовой посылки записывает в регистр 3 единицу, что соответствует значению разр да с весом 2° . Следующим тактовым импульсом значение в регистре 3 удваиваетс . При значении в регистре чисел больше 8 сумматором 4 производитс коррекци значений чисел а регистрах 3 и перенос числа 2. 10 тетраду п+1, где п - номер тетрады Значение текущего разр да в двоично-дес тичном эквиваленте, формированное формирователем 17 эквивалента , суммируетс сумматорами 6 с ранее прошедшими разр дами, хран (римис В регистрах 5. Суммарное значение с сумматоров б поступает через сумматор 7 кода на информационные входы регистра 5. Сумматор 7 преобразует числа от О до 18 в д рично-дес тичный эквивалент. Сигнал переноса 2, Ю с сумматора 7 поступает на информационный вход 1-го разр да сумматора б тетрады п+1. ёапись информации в регистр 5 производитс импульсом соответствующего разр да входного двоичного кода, при отсутствии во входном -коде разр да запись в регистр 5 не производитс .; В таблице истинности указана j бота преобразовател в зависимости от приход щего такта (Т) (признака текущего разр да) и разр да кодовой посылки /п,/, где i - текущий номер разр да. Рассмотрим подробнее работу преобразовател дл двоичного кода 11111 на примере Двух .тетрад - принцип преобразовани распростран етс на двоичный последовательный код любой длины, поступающий младшими разр дами вперед. Первым тактовым импульсом с выхода 12 первый разр д регистра 3 с весом 2 устана(вливаетс в единичное состо ние Ч и поступает через сумматор 4.на D-вход второго разр да с весом 2 регистра 3 и через сумматор б на D-вход первого разр да с весом 2° регистре 5. Импульс разр да кода с весом 2 поступает по выходу 15 и переписывает значение с D-входа в регистр 5. С выхода регистра.единичное состо ние первого разр да поступает на выход 16 и через сумматор б на D-вход первого разр да регистра 5. Шгистр 5 хранит с весом 2 По второму тактовому импульсу второй разр д регистра 3 с весом 2 устанавливаетс в Ч,состо ние с выхода второго разр да подаетс через сумматор 4 на D-вход третьегб разр да регистра 3 и через сумматоры б и 7 на D-вход второго разр да регистра 5. Импульс разр да кода с весом 2 переписывает значение с D-входов регистра 5 в сам регистр. С выходарегистра 5 единичное состо ние первого и второго разр дов подаетс на выход 16 и через сумматор б на D-.вход первого разр да регистра 5, а через сумматоры б и 7 - на D-вход второго разр да регистра 5. Регистр 5 хранит i с весом 2 u2. По третьему тактовому импульсу „ третий разр д регистра 3 с весом 2 устанавливаетс в единичное состо ние , и его значение через сумматор 4 поступает на D-вхбды третьего и четвертого разр дов регистра 3, и через элемент 8 запрета формировател эквивалента, сумматоры 6 и 7, „ элемент 10 запрета с весом 2 поступает на D-вход третьего разр дарегистра 5.2 Импульс разр да кода с весом 2. переписывает значение с D-входов регистра 5 в сам регистр. С вьохода регистра единичное состо ние первого , второго и третьего разр дов пер даютс на выход 16 и через сумматор б поступают на D-вход первого разр да регистра 5, а через суммато ры 6 и 7 - на D-вход второго разр да регистра 5 и через сумматоры ji 7 и элемент 10 запрета на D-вхЬд третьего разр да регистра 5. 1 гистр 5 хранит с весом 2, 2 и 2 Четвертый тактовый импульс уста навливает третий и четвертый разр ды регистра 3 в единичное состо ние Значение третьего И четвертого разр дов суммируютс на сумматоре 4, в результате единица 10 поступает на D-вход первого разр да второй тетрады регистра 3, а остаток с ве (ром 2- и 2 поступает на D-входы регистра 3 первой тетрады. На сумматор 6 в данном такте поступает следующа информаци : с регистра 3 значени разр да с весом 2, при этом значение разр да с весом 22 при наличии разр да с весом 2 элемент 8 запрета не пропускает; с регистра 5 значение разр дов свесом 2°, 2 и 2 2. Значение разр да с.весом 12° через сумматор б поступает на D-вхо первого разр да регистра 5, значение разр дов с весами 2 и 2 подае с на соответствующие разр ды сумматора 7, а значение разр да с весо 2 через элемент ИЛИ 9 на вход разр дов с весом 2, 2 и 2 сумматора 7.The intermediate adder 6 is a binary adder and is designed to sum the current binary-decimal code bit value with the total value of the previously received code bits. Adder 7 is a binary decadal adder and provides, together with intermediate register 5, intermediate accumulator b, the elements of OR 9 and prohibit the formation of the binary-decimal equivalent of the binary code. The input information in the form of sequential code parcels is fed to information input 11 of the converter. The pulse distributor 2 generates four signals, the time relationships of which are shown in FIG. 2: at output 12, clock read pulses (clock pulses for the code send time), and output for preparing the first D input of the first bit of the register 3 (pulse of the beginning of the code send ); on exit. 14 pulse setting in O registers and 5; output 15 pulses binary code (code parcel). I. The result of the conversion is formed at the outputs 16. The register of 3 signs of bits, the adder 4 tacho and the element 8 of the Prohibition in combination form a tetrad forming 17 equivalents. Register 5 Intermediate Amounts, Intermediate Adder 6, Code Adder, Elements OR 9 and Prohibition 10 together form a tetrad of two 1-ten six accumulative sum 18 i. The binary-to-binary converter works as follows. The input of the distributor 2 pulses receives the clock pulses of the generator 1 pulses and code links to the input 11 (the younger ones will go ahead, and one parcel may contain several codes to be converted). A setup signal in O registers 3 and 5 prepares the transmitter to receive information. The pulse frequency at the moment of presence of the first register bit D-input of the register 3 impulses the beginning of the code parcel writes 3 units into the register, which corresponds to the value of the bit with a weight of 2 °. The next clock pulse doubles the value in register 3. When the value in the register of numbers is more than 8, adder 4 corrects the values of numbers in registers 3 and transfers the number 2. 10 to tetrad n + 1, where n is the number of tetrad The value of the current bit in the binary-tenth equivalent, formed by the former 17 equivalent, is summed by adders 6 with the previous bits, stored (Rimis In registers 5. The total value of the adders b goes through the adder 7 code to the information inputs of the register 5. The adder 7 converts numbers from O to 18 into a decimal equivalent. Transfer signal 2, Yu with the sum torus 7 is fed to the information input of the 1st bit of the adder of the tetrad b tether n + 1. Writing information to the register 5 is made by a pulse of the corresponding bit of the input binary code, if there is no input in the code of the bit, no entry is made to the register 5; truth is indicated by the j bot of the converter, depending on the incoming clock (T) (a sign of the current bit) and the code send bit / n, /, where i is the current bit number. Let us consider in more detail the operation of the converter for the binary code 11111 using the example of the Two Notebook — the principle of conversion extends to a binary sequential code of any length, coming in lower digits ahead. The first clock pulse from output 12 is the first bit of register 3 with a weight of 2 set (it is poured into the unit state H and is fed through the adder 4. to the D input of the second bit with a weight of 2 register 3 and through the adder b to the D input of the first bit yes with a weight of 2 ° register 5. A pulse of a code with a weight of 2 enters at output 15 and rewrites the value from the D input to register 5. From the output of the register, the single state of the first discharge enters output 16 and through the adder b to D - input of the first digit of the register 5. The starter 5 stores with a weight of 2 According to the second clock pulse a second time The register 3 with a weight of 2 is set to H, the state from the output of the second bit is fed through the adder 4 to the D input of the third bit of the register 3 and through the adders B and 7 to the D input of the second digit of the register 5. Pulse of the code discharge with a weight of 2, rewrites the value from the D inputs of the register 5 to the register itself. From the output of the register 5, the unit state of the first and second bits is fed to output 16 and through the adder b to the D-input of the first register bit 5, and through adders b and 7 - to the D-input of the second register bit 5. Register 5 stores i with a weight of 2 u2. By the third clock pulse, the third bit of register 3 with weight 2 is set to one, and its value through adder 4 enters the D-inputs of the third and fourth bits of register 3, and through element 8 of the generator shaper equivalent, adders 6 and 7 , “Prohibition element 10 with a weight of 2 arrives at the D-input of the third bit of the datalogger 5.2. The pulse of the discharge code with a weight of 2. rewrites the value from the D-inputs of register 5 into the register itself. From the register output, the unit state of the first, second, and third bits is output 16 and output via adder B is sent to the D input of the first register register 5, and through the adders 6 and 7 to the D input of the second discharge register 5 and through the adders ji 7 and the element 10 of the prohibition on the D-in of the third bit of the register 5. 1 gyr 5 stores with a weight of 2, 2 and 2 the fourth clock pulse sets the third and fourth bits of the register 3 into one state the value of the third and fourth bits are summed at adder 4, as a result, unit 10 is fed to the D input n The second bit is of the second tetrad of register 3, and the remainder is 10 (2 and 2) goes to the D inputs of register 3 of the first tetrad. The following information comes to the adder 6: from the register 3, the values of the weight are 2, while the value of the discharge with a weight of 22 in the presence of a discharge with a weight of 2 does not allow the element 8 of the prohibition; from register 5 the value of the bits is 2 °, 2 and 2 overhang 2. The value of the discharge with a weight of 12 ° goes through the adder to the D-input the first bit of register 5, the value of bits with weights 2 and 2 pitch with the corresponding bits of the adder 7, and the value of bit with weight 2 through the element OR 9 at the input of bits with a weight of 2, 2 and 2 adder 7.
Регистр 3 2 признаков разр дов 2Register 3 2 bit signs 2
2°- 102 ° - 10
2 .10 2.10
о 1 о о 1 1 оabout 1 about 1 1 about
о о 1 о о 1 1about about 1 about about 1 1
о о 1about about 1
1 о 1 о В результате суммировани на сумматоре 7 единица переноса сумматора 7 (2°. 10) поступает на D-вход первого разр да регистра б второй тетрады, а остаток с весом 2 через элемент 10 запрета поступает на D-вход третьего разр да регистра 5. На входе регистрО1В 5 двух тетрад подготавливаютс разр ды с весами 2 и 2 первой тетрады и 2° второй тетрады. Импульс разр да кода с весом 2 переписывает значение с D-входов регистров 5 в сам регистр. Значени кода с регистров 5 поступают на выходы 16 двух тетрад и через сумматоры б подготавливают первые разр ды регистра 5 двух тетрад, а через сумматоры 6 и 7 - третий разр д регистра 5 первой тетрады. Регистр 5 хранит единичные значени 2 и 2 в первой тетраде и 10 во второй тетраде. Работа последующих тетрад при преобразовании аналогична. При кодовой посылке меньше максимально установленной регистр 3, сумматор 4 и элемент 8 запрета продолжают работать (продолжаетс пересчет разр дов), однако регистр 5 закрыт дл преобразовани и хранит записанное число до следующей кодовой посылки. Таким образом, предложенный преобразователь позвол ет вести преобразование двоичного кода любой длины без увеличени объема дополнительного оборудовани , увеличиваетс только число однотипных тетрад. Кроме того, в преобразователе ведетс преобразование кода по значени м разр дов приход щего кода, что сокращает врем преобразовани , при этом число тактов определ етс числом разр дов кода.1 о 1 о As a result of summation on adder 7, the transfer unit of adder 7 (2 °. 10) enters the D-input of the first digit of the register B of the second tetrad, and the remainder weighing 2 through the prohibition element 10 enters the D-input of the third discharge register 5. At the input of register O1B 2 of two tetrads, bits with weights of 2 and 2 of the first tetrad and 2 ° of the second tetrad are prepared. The pulse of a code with a weight of 2 rewrites the value from the D inputs of registers 5 to the register itself. The code values from the registers 5 are fed to the outputs of 16 two tetrads and through adders B prepare the first bits of the register 5 of two tetrads, and through the adders 6 and 7 - the third bit of the register 5 of the first tetrad. Register 5 stores unit values of 2 and 2 in the first tetrad and 10 in the second tetrad. The work of subsequent tetrads in the conversion is similar. When the code message is less than the maximum set register 3, the adder 4 and the prohibition element 8 continue to work (the bits are being recalculated), but the register 5 is closed for conversion and stores the recorded number until the next code message. Thus, the proposed converter allows the conversion of a binary code of any length without increasing the amount of additional equipment, only the number of similar tetrads is increased. In addition, in the converter, the code is converted according to the bits of the incoming code, which shortens the conversion time, and the number of clock cycles is determined by the number of code bits.
Продолжение таблицыTable continuation
Продолжение таблицыTable continuation
ггyy
мm
/J/ J
WW
//О (f // About (f
j j j j
дd
ф f
N/./N /./
FFJFfj
I U IJ у1 ГI U IJ Y1G
:z: z
JfJf
;;
22
Ф F
LL
г,2,1гg, 2.1g
Х. . л . 1; /4/M/4fH. l one; / 4 / M / 4f
У УDo u
г ф у | ф ф r f y | f f
аbut
..
ГR
г/ I g / i
..
Ч H
7777
пP
,г 4 W уg 4 W y
JJ
/ч/ 1/П/ h / 1 / P
2323
гГ фффф фффф ф ф -HJT IjLIjSL, ЩШ.GG ffff ffff f -HJT IjLIjSL, ShchSH.
//
S/ . Л Шина /4 -I IS /. L Tire / 4 -I I
и/ина fJand / ina fJ
Шина // п п п Шина fZ Фиг.2 , --i л п Tire // p n p Tire fZ Figure 2, - i l p
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823414515A SU1084779A1 (en) | 1982-03-31 | 1982-03-31 | Translator from binary code to binary-coded decimal code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823414515A SU1084779A1 (en) | 1982-03-31 | 1982-03-31 | Translator from binary code to binary-coded decimal code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1084779A1 true SU1084779A1 (en) | 1984-04-07 |
Family
ID=21003603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823414515A SU1084779A1 (en) | 1982-03-31 | 1982-03-31 | Translator from binary code to binary-coded decimal code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1084779A1 (en) |
-
1982
- 1982-03-31 SU SU823414515A patent/SU1084779A1/en active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР № 562814, кл. G 06 F 5/02; 1975. 2. Авторское свидетельство СССР 666538, кл. G 06 F 5/02, 1977 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1084779A1 (en) | Translator from binary code to binary-coded decimal code | |
US3716843A (en) | Modular signal processor | |
SU951291A1 (en) | Fibonacci code normalization device | |
SU1501276A1 (en) | Binary to binary-decimal code converter | |
SU368598A1 (en) | CONVERTER BINARY DECIMAL CODE "12222" TO UNITARY CODE | |
SU943704A1 (en) | Binary to digital pulse code converter | |
SU1439745A1 (en) | Binary to binary-decimal code converter | |
SU1453400A1 (en) | Accumulating adder | |
SU809150A1 (en) | Binary-to-bcd converter | |
SU1267624A1 (en) | Binary code-to-modular code converter | |
SU1367163A1 (en) | Binary serial code to unit-counting code converter | |
SU993245A1 (en) | Series binary code-to-unit counting code converter | |
SU1221757A1 (en) | Binary code-to-binary-coded decimal code translator | |
SU572781A1 (en) | Radix converter of binary-decimal numbers into binary numbers | |
RU2022340C1 (en) | Vector modulus computer | |
SU1280402A1 (en) | Digital-analog logarithmic function generator | |
SU666538A1 (en) | Binary-to-binary-decimal code converter | |
SU1042010A1 (en) | Converter of binary code to bcd | |
SU1198749A1 (en) | Multiinput counter | |
SU801258A1 (en) | N-digit binary counter | |
SU1285605A1 (en) | Code converter | |
SU658556A1 (en) | Gray code-to -binary code converter | |
SU734669A1 (en) | Converter of proper binary fraction into binary-decimal fraction and integer binary-decimal numbers into binary numbers | |
SU930689A1 (en) | Functional counter | |
SU1667052A1 (en) | Combination adder of fibonacci codes |