SU1554028A1 - Shift register with self-diagnosis - Google Patents

Shift register with self-diagnosis Download PDF

Info

Publication number
SU1554028A1
SU1554028A1 SU874311942A SU4311942A SU1554028A1 SU 1554028 A1 SU1554028 A1 SU 1554028A1 SU 874311942 A SU874311942 A SU 874311942A SU 4311942 A SU4311942 A SU 4311942A SU 1554028 A1 SU1554028 A1 SU 1554028A1
Authority
SU
USSR - Soviet Union
Prior art keywords
shift register
inputs
control
outputs
decoder
Prior art date
Application number
SU874311942A
Other languages
Russian (ru)
Inventor
Альберт Георгиевич Сысков
Original Assignee
Предприятие П/Я В-2969
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2969 filed Critical Предприятие П/Я В-2969
Priority to SU874311942A priority Critical patent/SU1554028A1/en
Application granted granted Critical
Publication of SU1554028A1 publication Critical patent/SU1554028A1/en

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)
  • Debugging And Monitoring (AREA)
  • Hardware Redundancy (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  узлов ЭВМ. Цель изобретени  - повышение достоверности контрол  за счет возможности обнаружени  искажени  информации в двух соседних разр дах регистра сдвига. Устройство содержит сдвиговый регистр 1, дешифратор 2, сумматор 3 и схему сравнени  4. Введение дешифратора и схемы сравнени  обеспечивает обнаружение искажени  информации в двух соседних разр дах сдвигового регистра, что приводит к увеличению достоверности контрол  работы регистра. 1 ил., 2 табл.The invention relates to computing and can be used to control computer nodes. The purpose of the invention is to increase the reliability of control due to the possibility of detecting information distortion in two adjacent bits of the shift register. The device contains a shift register 1, a decoder 2, an adder 3, and a comparison circuit 4. The introduction of a decoder and a comparison circuit provides for the detection of information distortion in two adjacent bits of the shift register, which leads to an increase in the reliability of control of the register operation. 1 dw., 2 tab.

Description

Выходы сумматора 3 1 1 1 1The outputs of the adder 3 1 1 1 1

Выход ИЛИ 8 :0 - информаци  достовернаOutput OR 8: 0 - information is reliable

15540281554028

Продолжение табл.2Continuation of table 2

Выход сумматора 3 1101The output of the adder 3 1101

И7, И7г И7, . H7S И76 И7Т И7,I7, I7g I7,. H7S I76 I7T I7,

II111111II111111

II111OilII111Oil

II 110 И 8 Г: - ошибкаII 110 and 8 G: - error

1 1eleven

1one

Выходы сумматора 3 1 1 00The outputs of the adder 3 1 1 00

И7, И7 И7, И7, И7. И76 И77 И7, IIIII111I7, I7 I7, I7, I7. I76 I77 I7, IIIII111

II II 11 11 И 8 I - ошибкаII II 11 11 And 8 I - error

1 О1 o

ОABOUT

1one

1 О1 o

ОABOUT

1one

Claims (1)

Формула изобретени Invention Formula Регистр сдвига с самоконтролем, держащий сумматор и регистр сдвига, вход синхронизации которого и информационный вход  вл ютс  соответственно входом синхронизации и информационным входом регистра сдвига, о т л и ч а- 30 ю щ и и с   тем, что, с целью повышени  достоверности контрол  за счет возможности обнаружени  искажени  информации в двух соседних разр дах, в него введены дешифратор, схема срав1 1The shift register with self-control, holding the adder and shift register, the synchronization input of which and the information input are respectively the synchronization input and the information input of the shift register, that is, for the sake of increasing the reliability of the control due to the possibility of detecting information distortion in two adjacent bits, a descrambler has been entered into it; 1one ОABOUT 1one 1 О1 o ОABOUT 1one II нени , причем выходы первых двух разр дов регистра сдвига соединены с входами дешифратора, выходы которого соединены с соответствующими входами сумматора, выходы которого и выходы контрольных разр дов сдвигового регистра соединены соответственно с информационными входами и контрольными входами схемы сравнени , выход которой  вл етс  выходом ошибки регистра сдвига, входы синхронизации дешифратора и1 схемы сравнени   вл ютс  входами синхронизации регистра сдвига.The outputs of the first two bits of the shift register are connected to the inputs of the decoder, the outputs of which are connected to the corresponding inputs of the adder, the outputs of which and the outputs of the control bits of the shift register are connected respectively to the information inputs and control inputs of the comparison circuit, the output of which is the output of the register error the shift, the synchronization inputs of the decoder, and the 1 comparison circuit are the inputs of the shift register synchronization.
SU874311942A 1987-10-02 1987-10-02 Shift register with self-diagnosis SU1554028A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874311942A SU1554028A1 (en) 1987-10-02 1987-10-02 Shift register with self-diagnosis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874311942A SU1554028A1 (en) 1987-10-02 1987-10-02 Shift register with self-diagnosis

Publications (1)

Publication Number Publication Date
SU1554028A1 true SU1554028A1 (en) 1990-03-30

Family

ID=21329998

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874311942A SU1554028A1 (en) 1987-10-02 1987-10-02 Shift register with self-diagnosis

Country Status (1)

Country Link
SU (1) SU1554028A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 1C 809П8, кл. G 06 F 11/08, 1979. Авторское свидетельство СССР 679984, кл. G 06 F 11/02, 1978. *

Similar Documents

Publication Publication Date Title
JPS55141823A (en) Data read-out circuit
SU1554028A1 (en) Shift register with self-diagnosis
JPS57103547A (en) Bit word access circuit
JPS5592054A (en) Unique word detection circuit
SU1283743A1 (en) Device for checking conversion of information
SU1399736A1 (en) Device for adding time intervals
JPS61107844A (en) Data transmission and reception system
JPS57132478A (en) Decoding system for variable length code
JPS5759261A (en) Information processor
SU968804A1 (en) Device for determining extremum numbers
SU1425674A1 (en) Controlled arithmetic device
SU1221650A1 (en) Device for determining function extrema
JPS6464431A (en) Input and output signal supervising circuit
SU1300514A1 (en) Device for reading information from punched tape
SU1176322A1 (en) Computing device
JPS642420A (en) Data transfer circuit
SU1501060A1 (en) Device for checking digital integrated microcircuits
JPS55115148A (en) Error detection and correction system
JPS57159322A (en) Information processor
JPS6443870A (en) Pck signal reproducing device
JPS5642803A (en) Input/output device for sequence controller
JPH02159634A (en) Data latch input/output device
JPS5727342A (en) Error checking system for error detecting correcting circuit
JPS5511651A (en) Code error correction device
JPS57212559A (en) Disqueuing controller