SU1547030A1

SU1547030A1 - Многостабильный триггер

Info

Publication number: SU1547030A1
Application number: SU884408003A
Authority: SU
Inventors: Евгений Александрович Оленев
Original assignee: Е.А. О енев
Priority date: 1988-04-12
Filing date: 1988-04-12
Publication date: 1990-02-28

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах коммутации. Целью изобретени вл етс упрощение многостабильного триггера. Поставленна цель достигаетс тем, что триггер содержит инвертер 5 и элемент И 6 с соответствующими св з ми. Указанные элементы 5,6 формируют управл ющие сигналы на чейки 1 пам ти. Это позволило исключить из каждой чейки пам ти управл ющие схемы. 1 ил.

Description

ЈЛ

Ј 4

О СО

у

9

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах коммутации.

Цель изобретени - упрощение многостабильного триггера.

На чертеже изображена схема многостабильного триггера.

Мнсгостабильный триггер содержит чейки 1 пам ти, состо щие из элемента ИЛИ 2 и элемента ИЗ, элемент ИЛИ-НЕ 4, инвертор 5, элемент И 6, элемент ИЛИ, который может быть выполнен на диодах 7 и 8 и резисторе

9,элемент задержки на конденсаторе

10,входы 11 и выходы 12. Многостабильный триггер работает

следующим образом.

В исходном состо нии (при включе- нии электропитани ) на выходах всех чеек 1 напр жение отсутствует (логический О). На выходе элемента И 6 логический О, на выходах элемента ИЛИ-НЕ 4 и инвертера 5 лоти- ческа 1. Конденсатор 10 начинает зар жатьс . После того, как напр жение на нем достигнет уровн логической 1, на выходе элемента И 6 сформируетс высокий уровень напр жени , которое поступает на вход инвертора 5, а через диод 7 - на вход элемента И 6 и объединенные входы элементов И 3 чеек 1. Конденсатор 10 при этом разр жаетс , в результате чего на выходе инвертора 5 по вл етс логический О.

При подаче на один из входов 11 многостабильного триггера сигнала логической 1 на выходе элемента ИЛИ-НЕ 4 по вл етс логический О, вследствие чего на входе элемента И 6 и на объединенных входах элементов И 3 чеек 1 формируетс низки уровень напр жени , а на выходе инвертора 5 - высокий, в результате чего все чейки 1 обнул ютс , а конденсатор 10 начинает зар жатьс . Врем зар да конденсатора 10 определ ет длительность импульса сброса чеек 1 После зар да конденсатора 10 на объе диненных входах элементов И 3 чеек 1 восстанавливаетс логическа 1. Одновременно с входа 11 первой чейки 1 сигнал логической 1 поступает на вход элемента ИЛИ 2 и способству- ет формированию на его выходе и выхо

.

Q j

0 5

5

0

5

де элемента И 3 высокого уровн напр жени , которое поступает на вход элемента ИЛИ 2, После прекращени действи сигнала на входе 11 (.врем его действи должно быть больше длительности импульса сброса.), чейка 1 остаетс включенной, а на выходе элемента ИЛИ-НЕ 4 формируетс логическа 1. Высокий уровень напр жени с выхода элемента И 6 через диод 7 поступает на объединенные входы элементов И 3 чеек 1 и на вход инвертора 5. Конденсатор 10 при этом разр жаетс , а на выходе инвертора

5 по вл етс логический О. I

При подаче управл ющего сигнала на другой вход мкогостабильного триггера чейка 1, котора была включена ранее, выключаетс , а данна чейка 1 включаетс согласно вышеописанному.

Claims

Формула изобретени

Многостабильный триггер, содержащий чейки пам ти, кажда из которых состоит из элемента И и элемента ИЛИ, первый вход которого вл етс входом соответствующего разр да триггера, а второй вход вл етс выходом соответствующего разр да триггера и соединен с выходом элемента И, первый вход которого соединен с выходом элемента ИЛИ, элемент ИЛИ-НЕ, элемент задержки на конденсаторе, элемент ИПИ, выход которого соединен с вторым входом элемента И чейки пам ти первого разр да, а первый вход соединен с первой обкладкой конденсатора элемента задержки, входы элемента ИЛИ-НЕ соединены с первыми входами элементов ИЛИ чеек пам ти соответствующих разр дов триггера, отличающийс тем, что, с целью упрощени триггера, он содержит инвертор и элемент И, выход которого соединен с первым входом элемента ИЛИ и вхоцом инвертора, первый вход - с второй обкладкой конденсатора элемента задержки и с вторыми входами элементов И чеек пам ти всех разр дов, второй вход элемента И соединен с выходом элемента ИЛИ-НЕ, выход инвертора соединен с вторым входом элемента ИЛИ.