SU1539780A1 - Устройство дл контрол за ходом вычислительного процесса - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  выделени  состо ний вычислительной машины, способной работать в системе, отдельных фаз работы операционной системы, прикладных программ, внешних устройств, процессора, а также дл  выделени  определенной программы или нескольких программ, различных типов прерываний, дискретных событий, отсчета временного интервала с различными тактовыми частотами. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет введени  новых режимов работы. Устройство дл  контрол  за ходом вычислительного процесса включает блок выделени  программ (БВП), блок контрол  времени, блок шинных формирователей и дешифратора адресов, блок шинных формирователей, мультиплексор, блок выделени  событий, блок управлени , блок выходных регистров, блок выделени  последовательности событий, блок выделени  дискретных событий. Применение предлагаемого устройства в процессе экспериментального исследовани  надежности структурно-избыточных управл ющих вычислительных систем позволит значительно повысить достоверность получаемых оценок надежности. 1 з.п.ф-лы, 16 ил, 2 табл.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  синхронизации с вычислительным процессом в мини и микроЭВМ при экспериментальном исследовании устойчивости ЭВМ к различным типам отказов и сбоев.

Целью изобретени   вл етс  расширение функциональных возможностей путем организации новых режимов работы устройства, а именно возможности выделени  отдельных участков программ по информации, возможности выделени  заданного количества обращений к подпрограммам иди заданного количества срабатываний определенных участков программ, возможности программировани  последовательности событий , по вление которых в ЭВМ необходимо выделить в данном эксперименте, возможности программировани  выделени  совокупности событий, которые могут наступить в разные моменты времени , возможности синхронизации с последовательностью состо ний в различных объектах ЭВМ, возможности подсчета количества тактовых импульсов в различных модул х ЭВМ, программируемого выделени  дискретных сигналов или их последовательности.

На фиг. 1 и 2 изображена схема устройства дл  контрол  за ходом вычислительного процесса: на фиг. 3 - схема блока выделени  программ; на фиг. 4 - схема блока выходных регистров; на фиг. 5 - схема блока шинных формирователей и дешифратора адресов; на фиг. 6 - схема блока управлени ; на фиг. 7 - схема блока контрол  времени; на фиг. 8 - схема блока выделени  событий; на фиг.9 - схема блока выделени  дискретных событий; на фиг. 10 - схема блока выделени  последовательности событий; на фиг. 11 - временные диаграммы выделени  последовательности адресов; на фиг. 12 - временные диаграммы ВЦ- делени  последовательности данных; на фиг. 13 - временные диаграммы выделени  последовательности команд; на фиг. 14 - временные диаграммы выделени  последовательности команд с использованием счетчика циклов; на фиг. 15 - временные диаграммы работы блока выделени  дискретных событий; на фиг. 16 - временные диаграммы работы блока выделени  последовательности событий

10

15

Устройство 1 дл  контрол  за ходом ройства.

23, счетчика 24 циклов, д 25 и шинного формировател

Блок 10 в режиме начал новки производит запись в ную пам ть 23 необходимой ции , а в режиме синхрониз ление необходимых програм вательностей состо ний вы ной машины и т.п., а такж вл ет управление блоком 1

На фиг. 3 позици ми 27 чены входы и выходы блока линии соединений входов и блоков устройства, показа фиг. 1, 2, 4, 5, 6, 7, 9

Блок 17 выходных регис ( фиг. 4) состоит из семи ИЛИ 44-50 и дес ти регист На фиг. 4 позици ми 61-77 входы и выходы блока 17, линии соединений входов и блоков устройства, привед фиг. 1, 2, 6, 7, 8, 9 и 1

Блок 12 шинных формиро дешифратора адресов (фиг. жит формирователи 78 и 79 80 и дешифратор 81 адреса позици ми 82-84 обозначен ка 12, позиций 85 - первы шифратора адресов 81, а п 86-91 - выходы блока 12, позици ми 82-84 и 86-91 н 2, 6, 9 и 10 обозначены л нений входов и выходов бл

„ 20

25

30

вычислительного процесса (фиг. 1 и 2) подключаетс  к магистрали 2, вход щей в состав миниЭВМ 3, и к магистрали 4, вход щей в состав ЭВМ 5, котора  содержит центральный процессор 6, оперативное запоминающее устройство 7, устройство 8 св зи с объектом и внешнее устройство

Устройство 1 дл  контрол  за ходом вычислительного процесса содержит блок 10 выделени  программ, блок 11 контрол  времени, блок 12 шинных формирователей и дешифратора адресов, блок 13 шинных формирователей, мультиплексор 14, блок 15 выделени  событий , блок 16 управлени , блок 17 выходных регистров, блок 18 выделени  последовательности событий и блок 19 выделени  дискретных событий.

40

45

50

Блок 16 управлени  (фи держит вход 92, генератор вых импульсов, программир ческую матрицу 94, три RS 95-97, шинный формировате граммируемую схему 99 сра фиг, 6 позици ми 100-102 входы и выходы блока 16, позици ми 92, 100, 101 и чены линии соединений вхо дов блоков устройства на 8 и 10.

Блок 11 контрол  време состоит из мультиплексора чика 104 и элемента И 105

Блок 11 может работать записи в счетчик и счета. позици ми 09. обознач

Блок 10 выделени  программ (фиг.З) и выходы блока 11, вместе

- ; 10

15

м ройства.

5397804

23, счетчика 24 циклов, дешифратора 25 и шинного формировател  26,

Блок 10 в режиме начальной установки производит запись в оперативную пам ть 23 необходимой информации , а в режиме синхронизации - выделение необходимых программ и последовательностей состо ний вычислительной машины и т.п., а также осуществл ет управление блоком 17.

На фиг. 3 позици ми 27-43 обозначены входы и выходы блока 10, а также линии соединений входов и выходов блоков устройства, показанных на фиг. 1, 2, 4, 5, 6, 7, 9 и 10.

Блок 17 выходных регистров (фиг. 4) состоит из семи элементов ИЛИ 44-50 и дес ти регистров 51-60. На фиг. 4 позици ми 61-77 обозначены входы и выходы блока 17, а также линии соединений входов и выходов блоков устройства, приведенных на фиг. 1, 2, 6, 7, 8, 9 и 10.

Блок 12 шинных формирователей и дешифратора адресов (фиг. 5) содержит формирователи 78 и 79, регистр 80 и дешифратор 81 адреса. На фиг.5 позици ми 82-84 обозначены входы блока 12, позиций 85 - первый выход дешифратора адресов 81, а позици ми 86-91 - выходы блока 12, кроме того, позици ми 82-84 и 86-91 на фиг. 1, 2, 6, 9 и 10 обозначены линии соединений входов и выходов блоков уст20

25

30

Блок 16 управлени  (фиг. 6) содержит вход 92, генератор 93, тактовых импульсов, программируемую логическую матрицу 94, три RS-триггера 95-97, шинный формирователь 98 и программируемую схему 99 сравнени . На фиг, 6 позици ми 100-102 обозначены входы и выходы блока 16, кроме того, позици ми 92, 100, 101 и 102 обозначены линии соединений входов и выходов блоков устройства на фиг. 1, 2, 8 и 10.

Блок 11 контрол  времени (фиг. 7) состоит из мультиплексора 103, счетчика 104 и элемента И 105.

Блок 11 может работать в режимах записи в счетчик и счета. На фиг. 7 позици ми 09. обозначены входы

и выходы блока 11, вместе

с тем эти

состоит из буферного регистра 20, регистра 21 обратной св зи, регистра- формировател  22, оперативной пам ти

ми же позици ми обозначены линии соединений входов и выходов блоков устройства на фиг. 1, 2, 8, 10.

Блок 15 выделени  событий фиг.8 представл ет собой программируемую схему J10 сравнени , в состав которой вход т п ть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 111.1-111.5, п ть элементов 2-И-НЕ 112.1-112.5 и элемент 5-И 113. На фиг. 8 позици ми 114-116 обозначены входы и выходы блока 15, а также линии соединений входов и выходов блоков устройства, показанных на фиг. 1, 2, 9 и 10.

БлГок 19 выделени  дискретных событий (фиг. 9) состоит из шинного формировател  117, программируемой схемы 118 сравнени , двух элементов И 119 и 120, счетчика 121, оперативной пам ти 122 и мультиплексора 123. На фиг. 9 позици ми 124-127 обозна- чены входы и выходы блока 19, а также линии соединений входов и выходов блоков устройства, приведенных на фиг. 1, 2 и 10.

Блок 18 выделени  последовательности событий (фиг. 10) содержит счетчик 128, оперативную пам ть 129, схему 130 сравнени , мультиплексор 131, элемент ИЛИ 132 и дешифратор 133 разрешени  работы. На фиг. 10 позицией 134 обозначен выход блока 18, а также лини  соединени  выхода блока 18 с блоками устройства дл  контрол  за ходом вычислительного процесса (фиг. 1 и 2).

Блок 10 выделени  программ предназначен дл  выделени  отдельных участков программ и подпрограмм, выделени  заданного количества обращений к подпрограммам или заданного количества срабатываний определенных участков программ, обращений к внешним устройствам и т.д.

Буферный регистр 20 предназначен дл  хранени  нового адреса, вырабатываемого оперативной пам тью 23 на врем , необходимое дл  записи данных по старому адресу в эту пам ть.

Регистр 21 обратной св зи и регистр-формирователь 22 предназначены дл  хранени  адреса при записи или чтении информации в оперативную пам ть 23.

Оперативна  пам ть 23 предназначена дл  хранени  информации, необходимой дл  синхронизации с вычислительным процессом.

Счетчик 24 циклов предназначен дл подсчета количества циклов, обращений к подпрограммам и т.п.

Дешифратор 25 предназначен дл  управлени  записью информации в блоки 1 7 и 11 .

Шинный формирователь 26 предназначен дл  подключени  магистрали миниЭВМ 3 к информационному входу регистра 21.

Блок 17 выходных регистров пред- Q назначен дл  хранени  информации в блоках 16, 15, 11, 18 и 19 и мультиплексоре 14.

Элементы ИЛИ 44-50 предназначены дл  выбора управл ющего сигнала на 5 регистры 51, 52, 54-57 и 59.

Регистры 51 и 52 предназначены дл  хранени  информации, поступающей в программируемую схему 99 сравнени ; регистр 53 - дл  хранени  информации 0 о том, что нужна  программа выделана, поступающей в программируемую схему 110 сравнени ; регистры 54 и 55 - дл  хранени  информации, необходимой дл  функционировани  программируемой схе- 5 мы 18 сравнени ; регистры 56 и 57 - дл  хранени  информации, поступающей в программируемую схему 110 сравнени ; регистр 58 - дл  хранени  информации , необходимой дл  управлени  0 мультиплексором 103; регистр 59 - дл  хранени  информации, необходимой дл  управлени  мультиплексором 14; peri гистр 60 - дл  хранени  информации о том, кака  программа выделена, по- 5 ступающей в схему 130 сравнени .

Блок 12 шинных формирователей и дешифратбра адреса предназначен дл  управлени  записью в различные элементы устройства 1, дл  контрол  за 0 ходом вычислительного процесса, а также дл  св зи с миниЭВМ 3.

Шинный формирователь 78 предназначен дл  подключени  магистрали миниЭВМ 3 к информационным входам 5 регистров JZO, 21, 22, 51-60 и счетчиков 121 и 128, а шинный формирователь 79 - дл  подключени  магистрали миниЭВМ 3 к. регистру 80.

Регистр 80 предназначен дл  хра- 0 нени  информации, поступающей на информационные входы оперативных запоминающих устройств 23, 122 и .129.

Дешифратор 81 адреса предназначен 5 ,дл  преобразовани  информации из мини- ЭВМ 3 в управл ющую информацию дл  записи в регистры 80, 51, 52, 54-57 и 59, программируемую логическую матрицу 94, счетчик 121, оператив

ную пам ть 122, счетчик 128 и оперативную пам ть 129.

Блок 16 управлени  предназначен дл  формировани  управл ющих сигналов в регистры- 21, 22, 20, оперативную пам ть 23 и -счетчик 24 циклов.

Генератор 93 тактовых импульсов предназначен дл  выработки тактовых частот Т1 и Т2.

Программируема  логическа  матрица 94 предназначена дл  выработки управл ющих сигналрв в зависимости от комбинации сигналов на входе.

RS-триггер 95 предназначен дл  хранени  сигнала, поступающего на дес тый вход программируемой логической матрицы 94} RS-триггер 96 - дл  хранени  сигнала, поступающего на одиннадцатый вход программируемой логической матрицы 94 и на вход -1 счетчика 24 циклов,. RS-триггер 97 - дл  хранени  информации о том, что счетчик 24 циклов равен нулю.

Шинный формирователь 98 предназначен дл  св зи магистрали ЭВМ с программируемой схемой 99 сравнени .

Программируема  схема 99 сравнени предназначена дл  выделени  заранее запрограммированного сигнала.

Блок 11 контрол  времени предназначен дл  отсчета временного интервала с различными тактовыми час.тотами.

Мультиплексор 103 Предназначен дл подключени  к входу -1 счетчика 10 одного из информационных входов в зависимости от комбинации на управл ющих входах.

Счетчик 104 предназначен дл  отсчета временного интервала (заранее записанного) с различными тактовыми частотами.

Элемент И 105 предназначен дл  пропуска сигнала -0 счетчика 104 в случае, если на втором входе элемента есть разрешающий сигнал из дешифратора 133 разрешени  работы. Блок 15 выделени  событий, представл ет собой программируемую схему 110 сравнени  и предназначен дл  выработки сигнала в случае выполнени  заданных условий.

Блок 19 выделени  дискретных событий предназначен дл  выделени  необходимых сигналов или их последовательностей .

Шинный формирователь 117 предназначен дл  соединени  магистрали ЭВМ

0

5

0

5

0

0

5

0

5

с программируемой схемой 118 сравнени .

Программируема  схема 118 сравнени  предназначена дл  выделени  заранее запрограммированного сигнала.

Элементы И 119 и 120 предназначены дл  пропуска сигналов с выходов схемы 118 и оперативной пам ти 122 в случае, если на вторые входы элементов поступает разрешающий сигнал из дешифратора 133 разрешени  работы.

Счетчик 121 предназначен дл  перебора по пор дку адресов оперативной пам ти 122.

Оперативна  пам ть 122 предназначена дл  хранени  информации, необходимой дл  выделени  последовательности однотипных событий. | Мультиплексор f23 предназначен дл  подключени  одного из информационных входов к входу +1 счетчика 121 в зависимости от комбинации на управл ющих входах.

Блок 18 выделени  последовательности событий предназначен дл  выделени  разнородных последовательностей событий.

Счетчик 128 предназначен дл  перебора по пор дку адресов оперативной пам ти 129.

Оперативна  пам ть 129 предназначена дл  хранени  информации, необходимой дл  выделени  последовательности событий.

Схема 130 сравнени  предназначена дл  выработки сигнала в случае совпадени  информации с четвертого выхода оперативной пам ти 129 и с выхода регистра 58.

Мультиплексор 131 предназначен дл  пропуска сигнала с одного из информационных входов на второй вход элемента ИЛИ 132 при определенной комбинаций на управл ющих входах.

Элемент ИЛИ 132 предназначен дл  выработки сигнала на вход +1 счет- чика 128 в случае наличи  сигнала на выходе схемы 130 сравнени  или мультиплексора 131.

Дешифратор 133 разрешени  работы предназначен дл /выработки сигналов разрешени  работы в блоках 16, 19 и 11.

Шинный формирователь 13 предназначен дл  подключени  магистрали ЭВМ к информационным входам мультиплексора 14.

9

Мультиплексор 14 предназначен дл  подключени  одного из информационных входов к адресному входу блока 10 в зависимости от комбинации на управл ющих входах.

Устройство дл  контрол  за ходом вычислительного процесса предназначено дл  выделени  определенных типов событий, под которыми в дальнейшем будет пониматьс  работа операционной системы в ЭВМ, пользовательска  программа, этапы и фазы выполнени  определенной функции, событи  типа прерывани  от внешних устройств наличие определенного числа обращений к внешнему устройству и определенному участку адерсов ОЗУ и т.д., т.е. событи , происход щие непосредственно в ЭВМ, информаци  о которых может быть получена с магистрали ЭВМ и других точек подключени .

Устройство 1 служит дл  выделени  как отдельных событий, их совокупностей , так и дл  выделени  определенной заданной последовательности событий и их совокупностей и может найти применение дл  сбора статистической информации о поведении ЭВМ, работающей в реальном масштабе времени , а также при экспериментальном ис следовании надежности и устойчивости ЭВМ к различным типам отказов и сбоев . В последнем случае выходы блока выделени  событий и блока выделени  последовательности событий могут быт подключены непосредственно в точку, в которой будет проимитирована неисправность , или же управл ть специально разработанным имитатором неисправностей .

Работа устройства начинаетс  посл предварительной записи блоков выделени  программ 10, выделени  последовательности событий 18 и выделени  дискретных событий 10, в которых записываютс  ОЗУ информацией, необходи мой дл  выделени  отдельных событий или их последовательностей.

В исходном состо нии регистры 51- 60 сброшены. Дл  того, чтобы устройство начало работу по выделению определенных событий, необходимо в счетчик 128 записать начальный адрес оперативной пам ти 129, по которому хранитс  информаци  дл  дешифратора 133 разрешени  работы. После этого нужно задать начальные услови  дл  работы блока 16 управлени , которые

10

15

20

39780ю

задаютс  регистрами 51 и 52. Регистры 54 и 55 задают начальные услови  работы блока 19 выделени  дискретных событий. Регистры 56 и 5 5 задают начальные услови  работы блока 15 выделени  событий. Регистр 59 настраивает мультиплексор 14 на подключение соответствующей шины и хранит сигнал Чтение дл  оперативной пам ти,129.

По вление на выходе дешифратора 133 разрешени  работы соответствующих сигналов разрешени  определ ет нач-ало работы устройства.

По вление единичного сигнала на линии 100 разрешает работу блока 10 выделени  программ, по вление единичного сигнала на линии 109 - работу блока 11 контрол  времени, а по вление единичного сигнала на линии 125 - работу блока 19 выделени  дискретных событий.

Таким образом, блок выделени  пос- 25 ледовательности событий координирует работу блоков выделени  программ, контрол  времени и выделени  дискретных событий.

Шинный формирователь 78, регистр 30 80, шинный формирователь 26, буферный регистр 20, оперативна  пам ть 23, счетчик 24 циклов и мультиплексор 14  вл ютс  элементами с трем  состо ни ми на выходах (0,1, Отключено). Отказы элементов исключаютс  благодар  тому, что в каждый момент времени на передачу работает только один из элементов, подключенных к одной шине. Табл. 1 и 2 показывают как. в зависимости от режима работы измен ютс  состо ни  элементов 26, 23, 80, 20 и 24 (табл. 1) и элементов 14 и 78 (табл. 2).

Запись начальных условий состоит из трех этапов: 1 - запись в регистры 21 и 22; II - запись в регистр 80; III - выработка управл ющих сигналов.

Перезапись счетчика состоит из следующих этапов: 1 - запись информа- 0 ции в счетчик 24 циклов; II - изменение содержимого счетчика 24 циклов; III - перезапись содержимого счетчи- .ка в оперативную пам ть 23; IV - запись нового адреса в регистр 21 из регистра 20.

Блок 10 (фиг. 3).работает в следующих режимах: I - запись в опер-а- тивную пам ть 23; II - выделение последовательностей событий (в частности

35

40

45

5

программ); III - выделение заданного числа повтор ющихс  событий.

В первом режиме на информационный вход оперативной пам ти 23 по маги- , страли 34 поступают данные, зафиксированные в регистре 80, затем на адресные входы оперативной пам ти 23 поступает информаци  из регистров 21 и 22, записанна  туда из миниЭВМ через шинные формирователи 78 и 26. Затем из программируемой логической матрицы 94 вырабатываютс  сигналы Запись и ВК в оперативную пам ть 23 (по лини м 37 и 38).

Во втором режиме в исходном состо нии в регистре 21 записан нулевой код. Этот код записываетс  в регистр вс кий раз, когда сравнение оказалось неудачным. На регистр 22 поступает код, соответствующий начальному событию. Информаци  на регистрах 21 и 22 составл ет адрес, по которому в оперативную пам ть 23 записан код, поступающий в регистр 21. Далее вслед за начальным поступает код второго событи  и т.д.

Если искома  последовательность найдена, то на конечном этапе поиска единица с выхода D2 оперативной пам ти 23 поступает в регистр 53, запись в который разрешает сигнал с дешифратора 25. Во всех  чейках,пам ти, не зан тых в выделении последовательности , записаны нули, поэтому любой срыв с цепочки вновь приведет в начальную точку поиска, в которой содержимое регистра 21 равно нулю и ожидаетс  по вление первого событи . Устройство может быть запрограммировано на одновременный поиск нескольких сообщений, а также на выполнение арифметических операций, на проверку соотношений между числами, на проверку попадани  чисел в заданные границы и т.д.

Во втором режиме может быть выделена последовательность адресов. Временна  диаграмма, по сн юща  этот режим работы дл  интерфейса ИУС приведена на фиг. И. Возможно применение устройства и в других интерфейсах, при этом изменитс  только логика функционировани  программируемой логической матрицы 94.

На фиг. 11 при по влении адреса на шине адреса данных (А/Д) стано- | витс  активной шина признака адреса (ШПРА), котора  активизирует шину

5

0

подтверждени  признака адреса (ШППА). Активизаци  ШППА вызывает сброс сигнала ШПРА, который сбрасывает сигнал ШППА. Активный уровень ШПРА вызывает срабатывание схемы 99 и по вление сигнала синхронизации (СС), который поступает в программируемую логическую матрицу 94, где вырабатываетс  сигнал Запись в регистр 22 (ЗпРФ). По переднему фронту сигнала ЗпРФ производитс  запись адреса в регистр 22. По единичному значению ЗпРФ вырабатываетс  сигнал ВК оперативной пам ти 23, котора  посто нно находитс  в состо нии чтени , а следовательно , происходит считывание из оперативной пам ти 23. Сигнал ВК сбрасываетс  по нулевому уровню ЗпРФ. В зависимости от содержимого оперативной пам ти 23 дальше могут быть два пути; первый - информаци  с выхода D4 оперативной пам ти 23 вызывает выработку в программируемой логической матрице 94 сигнала Запись в регистр 21 (ЗпРОС) и затем фиксацию информации с выхода D1 оперативной пам ти 23 в регистр 21; второй - состо ние выхода D3 оперативной пам ти 23 определ ет

о состо ние дешифратора 25, сигнал с выхода которого поступает в блок 17. После того как ШПРА принимает пассивное состо ние, происходит сброс сигнала СС, а следовательно, снимаетс  сигнал ЗпРФ.

В этом же режиме может быть выделена последовательность данных. Временна  диаграмма, по сн юща  этот режим работы приведена на фиг. 12. Она отличаетс  от временной диаграммы на фиг. 11 тем, что сигнал ШПРА заменен инверсией сигнала на шине запроса данных 0НЗД), а сигнал ШППА - сигналом на шине наличи  данных

с (ШНД), В остальном эти диаграммы идентичны.

5

5

0

Во втором режиме также может быть выделена и программа. На фиг. 13 показана временна  диаграмма, по сн юща  этот режим работы. Отличие этой , диаграммы при работе без счетчика циклов 24 от диаграммы на фиг. 12 состоит в том, что сигнал СС вырабатываетс  nocrfe по влени  активного уровн  сигнала признака команды (К) на магистрали 4. В остальном временные диаграммы дл  второго режима на фиг. 12 и 13 аналогичны.

В третьем режиме возможно выделение программ с использованием счетчика циклов 24,подсчитывающего циклы в программе. Этот режим работы по сн ете временными диаграммами на фиг. 13 и фиг. 14. На фиг. 13 при приходе данных на шину А/Д возбуждаетс  ШЗД, что вызывает активизацию ШНД. По фронту сигнала ШНД сигнал ШЗД переходит в пассивное состо ние, что вызывает сброс ШНД. Одновременно с ШЗД на магистрали 4 по вл етс  сигнал К, активный уровень которого обуславливает срабатывание схемы 99, запрограммированной на это, и по вление сигнала СС на входе программируемой логической матрицы 94. При этом на выходе ее активизируетс  сигнал ЗпРФ По переднему фронту сигнала ЗпРФ производитс  запись в регистр 22. По единичному уровню ЗпРФ вырабатываетс  сигнал ВК, который влечет за собой считывание из оперативной пам ти 23 и, следовательно, смену состо ни  его выходов. Состо ние выходов D4 оперативной пам ти 23 вызывает по вление сигнала ЗпСЦ. По переднему фронту этого сигнала производитс  запись информации с выхода . D2 оперативной пам ти 23 в счетчик циклов 24. Единичный уровень ЗпСЦ поддерживает в активном состо нии сигнал ВК.

Дальнейша  работа показана на фиг. 14. Из этой временной диаграммы видно, что дл  по влени  сигнала ЗпСЦ также необходимо нулевое значение входов Зп/Чт оперативной пам ти 23 и единичное значение 0 счетчика циклов, те же услови  нужны и дл  по влени  активного сигнала на S-входе RS-триггера 96 (S 96) и на линии ЗпБР, что приводит к записи в регистр 20 информации с выхода D1 оперативной пам ти 23. По переднему фронту сигнала S 96,триггер 96 устанавливаетс  в единичное состо ние (единица на выходе XI2) и активизируетс  вход -1 счетчика циклов 24,, а по уровню этого сигнала переходит Е пассивное состо ние сигнал установки в третье состо ние счетчика циклов 24, что приводит к по влению информации на выходе счетчика циклов 24. Сигнал XI2 и такт Т2 вызывают по вление активного уровн  на S-входе RS-триггера-95 (S 95).По переднему фронту этого сигнала уста0

5

0

навливаелс  в 1 триггер 95 (по вл етс  1 на выходе XII), что приводит к по влению сигнала Зп оперативной пам ти 23 и совместно с 1 на выходе XI2 и тактом Т1 Сброс (R-входы) 95 и 96 триггеров. По нулю Т2 сбрасываетс  сигнал S 95. Зп ОЗУ23-1 приводит к сбросу сигналов ЗпСЦ, S 96, ЗпРБ. Передний фронт сигнала R 95,96 вызывает сброс сигналов Х12, -1 СЦ, Х12, ноль на входе -1СЦ влечет за собой сброс сигнала СЦ, что приводит к третьему состо нию на выходе счетчика циклов 24. Нулевой уровень сигнала XII вызовет сброс сигнала Зп ОЗУ23, нулевой уровень 11 - сброс сигнала R 95, 96. Нулевой уровень сигнала ЗпСЦ вызывает сброс сигнала ВК, что приводит- к переключению в третье состо ние выходов оперативной пам ти 23 и к пассивному состо нию на входе - третье состо ние регистра 20 (совместно с еди- 5 ницей на выходе 0 СЦ). Ноль на входе БР приводит к тому, что на выходе регистра 20 по вл етс  информаци , а совместно с тактом Т1 - к тому, что вырабатываетс  сигнал ЗпРОС, который сбрасываетс  по нулю Т1. Передний фронт ЗпРОС обуславливает фиксацию в регистре 21 информации с выхода регистра 20.

В случае, если после вычитани  единицы из счетчика циклов 24 по витс  нулевой сигнал на выходе ОСЦ, он вызовет сброс сигналов ЗпСЦ, S 96 и ЗпБР, по вление сигнала ЗпРОС (по такту Т1) и запрет на выработку сигнала ЗпОЗУ.

Блок 17 (фиг. 4) служит дл  хранени  информации. Регистры 51, 52, 54-57 и 59 могут записыватьс  из оперативной пам ти 23 (выход D2) и из миниЭВМ 3 через шинный формирователь 78, а регистры 53, 58 и 60 - только из оперативной пам ти 23.

Шинные формирователи 78 и 79, вход щие в состав блока 12 (фиг. 5), посто нно настроены на прием из мини- ЭВМ 3 при отсутствии сигнала третье состо ние. Дешифратор адреса 81 принимает по магистрали 84 из мини- ЭВМ 3 управл ющий код и вырабатывает сигнал, разреша  запись в регистры 51, 52, 54-57, 59, 80, программируемую логическую матрицу 94, счетчики 121, 128, ОЗУ 122, 129. Блок 16 (фиг. 6) выдел ет заданные признаки,

0

5

0

5

0

5

151

поступающие по магистрали 102 из ЭВМ 5. Дл  интерфейса ИУС на вход шинного формировател  98 поступают сигналы ШПРА, ШЗД и К, которые можно вз ть с центрального процессора 6. Информаци , необходима  дл  выделени  признаков, хранитс  в регистрах 51 и 52. По шине 68 в схему 99 поступают данные, несущие информацию о необходимом логическом уровне выдел емого признака, а по шине 69 - о необходимости выделени  данного признака . Через XI в программируемой логической матрице 94 обозначен вход разрешени  работы, на который по линии 100 поступает сигнал из дешифратора 133, а через Х2 и ХЗ - входы св занные лини ми 86, 87 с дешифратором 81. На вход Х4 поступает сигнал Сброс с линии 27. На входы Х5, Х6 - тактовые импульсы-Т и Т2 с генератора тактовых импульсов 93. Х7 - вход, на который поступает сиг-

нал 0 с счетчика циклов 24. Х8, Х9 - входы, на которые поступает информаци  с выхода D4 оперативной пам ти 23 по магистрали 39. XIО - это СС из схемы 99. XII - выход RS-триг- гера 95, а XI2 - выход RS-триггера 96. XI3 - сигнал с выхода D1 оперативной пам ти 129. У1 в программируемой логической матрице 94 - ЗпБР, по линии 31 поступающий в регистр 20, устанавливающий RS-триггера 96 в единичное состо ние, и сигнал ЗпСЦ, по линии 41 поступающий в счетчик 24; У2 - ЗпРОС, по линии 32 поступающий в регистр 21; УЗ - ЗпРФ по линии 33 поступающий в регистр 22; У4 - 3/Чт, по линии 37 поступающий в оперативную пам ть 23; У5 - установка RS- триггера 95 в единичное состо ние; У6 - ВК, по линии 38 поступающий в оперативную пам ть 23; У7 - сброс в нулевое состо ние RS-триггеров 95 и 96; У8 - установка в третье состо ние регистра 20; У9 - установки в третье состо ние счетчика 24; У10 - сброс RS-триггера 97 в нулевое состо ние, У11 - управление шинным формирователем 26. /

Логика работы программируемой логической матрицы 94 дл  интерфейса ИУС описываетс  следующими уравнени ми;

X11VX3 Х8 Х9 Х7; У2 Х8 Х9УХ5 X7VX2 X6VX5

(XI X10VX2 X6VX12VX3)

0

16

(XII X12VX4); X10VX2 Х6; X11VX3;

y5 X6VX12;

y6 X VX10VX2VX6VX12VX3; Xll X12VX4;

15

30

35

40

45

50

55

У8(Х1 XIО Х2 Х6 XI2 ХЗ) Х7;

10 У10 Х4УХ13; УП Х2УХ5

Работа триггеров 95-97 по снена на временной диаграмме на фиг. 14.

Блок 11 (фиг. 7) работает следующим образом.

В счетчик 104 по магистрали 29 из оперативной пам ти 23 записьюаетс  временной интервал (сигнал Запись 2Q поступает аз дешифратора 25). Мультиплексор 103 по магистрали 74 из регистра 56 настраиваетс  на подключение шины, на которой присутствует определенна  частота. Работа начина- 25 етс  после прихода сигнала Разрешение счета. После обнулени  счетчика 104 вырабатываетс  сигнал 107 в схеме 110, а при наличии сигнала Разрешение работы из дешифратора 133 - и в мультиплексоре 131.

Работа блока 15 (фиг. 8), представл ющего собой схему 110, заключаетс  в вы влении сигналов, несущих информацию о выделении программы (лини  70 из регистра 53), о нулевом состо нии счетчика 24 (лини  101 из RS-триггера 97), о нулевом состо нии счетчика 104 (лини  107 из счетчика 104), о по влении какого-°либо событи  или их последовательности (линии 114 и 115 из схемы 118 и ОЗУ122 соответственно). Схема 110 программируетс  в регистрах 56 и 57 и получает информацию из них по шинам 73 и 74.

Блок 19 (фиг. 9) может выдел ть как отдельное событие, так и их последовательность . Отдельное событие, под которым понимаетс  по вление заданного уровн  сигналов, например сигнала прерывани , выбираетс  с помощью схемы 118. Вс  информаци  относительно того, какое событие и каким логическим уровнем должно быть выделено , записываетс  в регистры 54 и 55

и поступает в (усему 118 по шинам 71 и 72. Событи  из ЭВМ 5 поступают через шинный формирователь 117. Работа схемы 118 аналогична работе схемы 99. Сигнал о выделенном событии по линии

17

114 поступает в схему 110, а при наличии сигнала Разрешение работы из дешифратора 133 - в мультиплексор 131. Друга  часть блока 19 предназначена дл  выделени  последовательности событий. Первоначально необходимо в оперативную пам ть 122 занести информацию , дл  этого на вход оперативной пам ти 122 подаютс  данные из регистра 80 по шине 34, затем при поступлении сигнала из дешифратора 81 по ли линии 88, в счетчике 121 фиксируетс  адрес, а после этого на оперативную пам ть 122 с дешифратора 81 по линии 89 передаетс  сигнал Зап и производитс  запись информации в опера- .тивную пам ть 122.

Работа блока 19 в режиме выделени  последовательности событий по сн етс  временной диаграммой на фиг. 15. По переднему фронту сигнала Уст 0, приход щего по линии 27, счетчик 121 устанавливаетс  в нуле30

35

вое состо ние. При по влении на входе 25 дешифратор 133 разрешил работу, пооперативней пам ти 122 сигнала чтение (Чт) на ее выходе по вл етс  информаци , настраивающа  мультиплексор 123 на пропуск тактируемого сигнала по одной из линий 124(1)-124(п). При по влении этот сигнал поступает на вход +1 счетчика 121, измен   информацию на адресном входе оперативной Iпам ти 122 и т.д. При по влении пос- леднего событи  сигнал с выхода D1 оперативной пам ти 122 по линии 115 поступает в схему 110, а при наличии сигнала Разрешение работы из дешифратора 133 и в мультиплексор 131.

Блок 18 (фиг. 10) способен выдел ть до различного типа, последовательности различных программ , сигналов, состо ний и т.п. Перед началом работы необходимо занести информацию в оперативную пам ть 129. Дл  этого на D-вход оперативной пам ти 129 из регистра 80 по магистрали 34 поступают данные, в счетчик 128 из миниЭВМ 3 через шинный формирователь 78 по магистрали 28 посту- пает адрес, который записываетс  в счетчик 128 при наличии разрешающего сигнала на линии 90 из дешифратора 81. Затем, когда поступает сигнал записи по линии 91 из дешифратора 81, в оперативную пам ть 1.29 производитс  запись информации.

Работа блока 18 по сн етс  временной диаграммой на фиг. 16. По переднему фронту сигнала Уст 0, пост

45

 вл етс  единица на выходе мультиплексора 131, котора  поступает на вход +1 счетчика 128. По переднему фронту этого сигнала измен етс  содержимое счетчика 128, а затем и состо ние выходов оперативной пам ти 129. И если это последнее событие, то по вл етс  сигнал на выходе D1 оперативной пам ти 129, на выходе мультиплексора 131 по вл етс  О, а, следовательно, О и на входе . +1 счетчика 128.

Предлагаемое устройство позвол ет программировать выделение событий

а также их последовательностей при экспериментальном исследовании поведени  вычислительны систем, работающих в реальном масштабе времени.

Формула

изобретени 

50

55

1. Устройство дл  контрол  за ходом вычислительного процесса, содерж щее блок выходных регистров, блок управлени , включающий первый тригге и схему сравнени , блок выделени  программ, включающий счетчик циклов, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства путем организации новых режимов работы, а имен но возможности выделени  отдельных участков программ по информации, воэ

978018

тупающего по линии 27,

производитс 

установка в 0 счетчика 128. Содержимое счетчика 128 поступает на адресный вход оперативной пам ти 129, и при наличии сигнала чтение (Чт) на его выходах по вл етс  считанна  информаци , котора , поступа  на дешифратор 133, разрешает работу одного

Ю из блоков устройства 1 (на диаграмме программируемой логической матрицы 94) а после прихода информации с этого блока срабатывает схема сравнени  130, сигнал с выхода которой

J5 поступает на вход +1 счетчика 128. Состо ние счетчика 128 изменитс , а затем изменитс  информаци  на выходах оперативной пам ти 129, котора  измен ет состо ние дешифратора 133 и

20 сбрасывает схему сравнени  130 в .

ноль. Нулевое состо ние схемы сравнени  130 обуславливает такое же состо ние и на входе +1 счетчика 128. При приходе сигнала с блока, которому

дешифратор 133 разрешил работу, поразличного типа,

 вл етс  единица на выходе мультиплексора 131, котора  поступает на вход +1 счетчика 128. По переднему фронту этого сигнала измен етс  содержимое счетчика 128, а затем и состо ние выходов оперативной пам ти 129. И если это последнее событие, то по вл етс  сигнал на выходе D1 оперативной пам ти 129, на выходе мультиплексора 131 по вл етс  О, а, следовательно, О и на входе . +1 счетчика 128.

Предлагаемое устройство позвол ет программировать выделение событий

а также их последовательностей при экспериментальном исследовании поведени  вычислительных систем, работающих в реальном масштабе времени.

Формула

изобретени 

различного типа,

Claims (2)

1. Устройство дл  контрол  за хо , дом вычислительного процесса, содержащее блок выходных регистров, блок управлени , включающий первый триггер и схему сравнени , блок выделени  программ, включающий счетчик циклов, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства путем организации новых режимов работы, а именно возможности выделени  отдельных участков программ по информации, воэможности выделени  заданного количества обращений к подпрограммам или заданного количества срабатываний определенных участков программ, возможности программировани  последовательности событий, по вление которых в ЭВМ необходимо выделить в данном эксперименте, возможности программировани  выделени  совокупности собы- тий, которые могут наступить в разные моменты времени, возможности синхронизации с последовательностью состо ний в различных объектах ЭВМ, возможности подсчета количества тактовых импульсов в различных модул х ЭВМ, программируемого выделени  дискретных сигналов или их последовательности, в него введены блок контрол  времени, блок шинных формирователей и дешифра- тора адресов, блок шинных формирователей , мультиплексор, блок выделени  событий, блок выделени  последовательности событий и блок выделени , дискретных событий, причем первые информационные входы блока выделени  программ, блока выделени  дискретных событий -и блока выделени  последовательности событий подключены к первому информационному выходу блока шинных формирователей и дешифратора адресов, выход мультиплексора подключен к второму информационному входу блока выделени  программ, второй информационный выход блока шинных фор- мирователей и дешифратора адресов соединен с вторыми информационными входами блока выделени  программ, блока выделени  последовательности событий и блока выделени  дискретных событий и первым информационным входом блока выходных регистров, входы управлени  первоначальной установкой блока выделени  программ, блока выделени  последовательности событий, блока выходных регистров, блока контрол  времени и блока управлени  соединены с входом сброса устройства, группа выходов блока управлени  соединена с группой входов управлени  записью блока выделени  программ, первый и второй входы управлени  записью которого соединены соответственно с первым и вторым выходами блока управлени , входы.выбора кристал- ла, счета циклов, управлени  приемом информации, первый и второй разрешающие входы блока выделени  программ соединены соответственно с третьим,

четвертым, п тым, шестым и седьмым выходами блока управлени , управл ющий выход блока выделени  программ соединен с синхровходом блока контрол  времени и первым входом управлени  записью блока выходных регистров , первый информационный выход блока выделени  программ соединен с вторым информационным входом блока выходных регистров и первым информационным входом блока контрол  времени , второй информационный выход бло- ка выделени  программ соединен с первым информационным входом блока упп- равлени , второй информационный вход которого соединен с третьим информационным выходом блока выделени  программ , второй информационный вход блока контрол  времени  вл етс  входом устройства дл  подключени  к шин управлени  интерфейса исследуемой ЭВМ, адресный вход блока контрол  времени соединен с первым выходом блока выходных регистров, разрешающий вход блока контрол  времени соединен с первым выходом блока выделени  последовательности событий, первый выход блока контрол  времени соединен с первым информационным входом блока выделени  событий, второй выход блока контрол  времени соединен с третьим информационным входом блока выделени  последовательности событий, первый и второй информационные входы блока шинных формирователей и дешифратора адресов  вл ютс  соответственно первьм и вторым входами адреса/данных устройства разрешающие входы блока шинных формирователей и дешифратора адресов и мультиплексора соединены с вторым выходом блока выделени  последовательности событий, первый и второй входы управлени  записью блока выделени  дискретных событий соединены соответственно с первым и вторым управл ющими выходами блока шинных формирователей и дешифратора адресов третий и четвертый управл ющие выходы которого соединены соответственно с третьим и четвертым информационными входами блока управлени , п тый уп- равл ющий выход блока шинных формирователей и дешифратора адресов соединен с вторым входом управлени  записью блока выходных регистров, шестой и седьмой управл ющие выходы блока шинных формирователей и дешифратора адресов соединены соответственно с первым и вторым входами управлени  записью блока выделени  последовательности событий, информационный вход блока шинных формирователей  вл етс  входом устройства дл  подключени  к шине адреса/данных интерфейса исследуемой.ЭВМ, выход блока шинных формирователей соединен с первым информационным входом мультиплексора , с второго по n-й информационные входы мультиплексора  вл ютс  входами устройства дл  подключени  к соответствующим магистрал м исследуемой ЭВМ, адресный вход мультиплексора соединен с вторым выходом блока выходных регистров, второй информационный вход блока выделени  событий соединен с восьмым выходом блока управлени , третий выход блока выходных регистров соединен с третьим информационным входом блока выделени  событий, входы задани  уровн  сигналов и разрешени  сравнени  которого соединены соответственно с четвертым и п тым выходами блока выходных регистров , четвертый и п тый информационные входы блока выделени  событий соединены соответственно с первым и вторым выходами блока выделени  дискретных событий, выход блока выделени  событий  вл етс  выходом Событие выделено устройства и соединен с четвертым информационным входом блока выделени  последовательности событий, п тый информационный вход блока управлени   вл етс  входом устройства дл  подключени  к шине управлени  интерфейса исследуемой ЭВМ, шестой информационный вход блока управлени  соединен с шестым выходом блока выходных регистров, седьмой и восьмой информационные входы блока управлени  соединены с третьим и чет- вертым выходами блока выделени  последовательности событий, седьмой и восьмой выходы блока выходных регистров соединены соответственно с входами задани  уровн  сигналов и разрешени  сравнени  блока выделени  дискретных нЕобытий, дев тый и дес тый выходы блока выходных регистров соединены соответственно с п тым информационным входом и входом управлени  чтением блока выделени  последовательности событий, третий и четвертый выходы блока выделени  дискретных событий соединены соответственно с

0

5

0

5

0

5

0

5

0

5

шестым и седьмым информационными входами блока выделени  последовательности событий, п тый выход которого соединен с разрешающим входом блока выделени  дискретных событий, третий информационный вход которого  вл етс  входом устройства дл  подключени  к шине управлени  интерфейса исследуемой ЭВМ, шестой выход блока выделени  последовательности событий  вл  етс  информационным выходом устройства , причем блок выделени  программ содержит буферный регистр, регистр обратной св зи, регистр-формирователь , оперативную пам ть, дешифратор и шинный формирователь, причем входы сброса бз ферного регистра, регистра обратной св зи и регистра-формировател  подключены к входу первоначальной установки блока выделени  программ , информационный вход буферного регистра соединен с первым выходом оперативной пам ти и выходом шинного формировател , входы записи буферного регистра, регистра обратной св зи и регистра-формировател  подключены к группе входов управлени  записью блока выделени  программ, вход разрешени  буферного регистра соединен с первым разрешающим входом блока выделени  программ, выход буферного регистра соединен с информационным входом регистра обратной св зи, первым выходом оперативной пам ти и выходом шинного формировател , информационный выход регистра обратной св зи подключен к первому адресному входу оперативной пам ти, информационный вход регистра-формировател  соединен с вторым информационным входом блока выделени  программ, выход регистра- формировател  подключен к второму адресному входу оперативной пам ти, / первый информационный вход оперативной пам ти соединен с первым выходом этой же оперативной пам ти, с выходом шин-1 ного формировател  и первым информационным входом блока выделени  программ , второй информационный вход оперативной пам ти подключен к информационному выходу счетчика циклов и первому информационному входу блока выделени  программ, третий информационный вход оперативной пам ти сое- дине с вторым выходом этой же оперативной пам ти и первым информационным входом блока выделени  программ, четвертый информационный вход оперативной пам ти подключен к третьему выход этой же оперативной пам ти и первому информационному входу блока выделени  программ, вход записи-чтени  оперативной пам ти подключен к первому - входу управлени  записью блока выделени  программ, вход выбора кристалла оперативной пам ти - к входу выбора кристалла блока выделени  программ, четвертый выход оперативной пам ти соединен с информационным входом счетчика циклов и первым информационным выходом блока выделени  программ , второй выход оперативной пам ти подключен к входу дешифратора, третий выход оперативной пам ти соединен с вторым информационным выходом блока выделени  программ, вход записи счетчика циклов подключен к второму входу управлени  записью блока выделени  программ, вход разрешени  счетчика циклов - к второму входу раз-, решени  блока выделени  программ, выход обнулени  счетчика циклов соединен с третьим информационным выходом блока выделени  программ, выход дешифратора подключен к управл ющему выходу блока выделени  программ, информационный вход шинного формировател  соединен с вторым информационным входом блока выделени  пррграмм, вычитающий вход счетчика циклов и управл ющий вход шинного формировател  подключены соответственно к входам счета циклов и управлени  приемом информации блока выделени  программ, причем блок шинных формирователей и дешифратора адресов содержит первый и второй шинные формирователи, регистр и дешифратор адреса, причем информационные входы шинных формирователей подключены к первому информационному входу блока шинных формирователей и дешифратора адресов, управл ющий вход первого шинного формировател  и вход разрешени  регистра соединены с разрешающим входом блока шинных формирователей и дешифратора адресов, информационный выход первого шинного формировател  соединен с вторым информационным выходом блока шинных формирователей и дешифратора адресов, информационный выход второго шинного формировател  подключен к информационному входу регистра, вход записи которого соединен с первым выходом дешифратора адресов, выход регистра подключен к первому информационному

5

5

выходу блока шинных формирователей и дешифратора адресов, информационный вход дешифратора адресов соединен с вторым информационным входом блока шинных формирователей и дешифратора адресов, выходы дешифратора адресов, начина  с второго, образуют с первого по седьмой управл ющие выходы блока шинных формирователей и дешифратора адресов, причем блок контрол  времени содержит мультиплексор , счетчик и элемент И, информационный вход мультиплексора подключен к второму информационному входу , блока контрол  времени, адресный вход мультиплексора соединен с адресным входом блока контрол  времени, вБкод мультиплексора подключен к вычитающему входу счетчика вход сброса счетчика соединен с входом управлени  первоначальной установкой блока контрол  времени, вход записи счетчика соединен с синхровходом блока контрол  времени, информационный вход счетчика подключен к первому информационному входу блока контрол  времени, вход разрешени  счетчика соединен с разрешающим входом блока контрол  времени, выход обнулени  счетчика соединен с первым входом элемента И и первым выходом блока контрол  времени, второй вход,элемента И подключен к разрешающему входу блока контрол  времени, выход элемента И соединен с вторым выходом блока контрол  времени, причем блок выделени  дискретных событий содержит шинный формирователь, схему сравнени , два элемента И, счетчик, оперативную пам ть и мультиплексор, причем информационный вход шинного формировател  подключен к третьему информационному входу блока выделени 

с дискретных событий, выходы шинного формировател  соединены с первой группой информационных входов схемы сравнени , втора  группа информационных входов которой подключена

0 к входу задани  уровн  сигналов блока выделени  дискретных событий, группа разрешающих входов схемы сравнени  соединена с входом разре- . шени  сравнени  блока выделени  дисс кретных событий, выход схемы сравнени  подключен к первому выходу блока выделени  дискретных событий и первому входу первого элемента И, второй вход первого и первый вход второго

0

5

0

элементов И соединены с разрешающим входом блока выделени  дискретных событий, выход первого элемента И подключен к третьему выходу блока выделени  дискретных событий, второй вход второго элемента И соединен с первым вых одом оперативной пам ти, выход второго элемента И подключен к четвертому выходу блока выделени  дискретных событий, информационный вход счетчика соединен с вторым информационным входом блока выделени  дискретных событий, вход сброса счетчика подключен к входу управлени  первоначальной установкой блока выделени  дискретных событий, вход записи счетчика соединен с первым входом управлени  записью блока выделени  дискретных событий, счетный вход счетчика подключен к выходу мультиплексора в блоке выделени  дискретных событий, информационный выход счетчика соединен с адресным входом оперативной пам ти в этом же блоке, информационный вход оперативной пам ти подключен к первому информационному входу блока выделени  дискретных событий , вход записи оперативной пам ти соединен с вторым входом управлени  записью блока выделени  дискретных событий, вход чтени  оперативной пам ти подключен к разрешающему входу блока выделени  дискретных событий, первый выход оперативной пам ти подключен к второму выходу блока выделени  дискретных событий, второй выход оперативной пам ти соединен с адрес- ным-входом мультиплексора, информационные входы мультиплексора подключены к третьему информационному входу

блока выделени  дискретных событий, причем блок выделени  последовательности событий содержит счетчик, оперативную пам ть, схему сравнени , мультиплексор, элемент ИЛИ и дешифратор разрешени  работы, причем вход

сброса счетчика подключен к входу управлени  первоначальной установкой блока выделени  последовательности событий,-информационный вход счетчика соединен с вторым информационным входом блока выделени  последовательности событий, вход записи счетчика подключен к первому входу управлени  записью блока выделени  последовательности событий, счетный вход счетчика соединен с выходом элемента ИЛИ, информационный выход счетчика

0

5

0

подключен к адресному входу оперативной пам ти этого же блока, информа- ционный вход оперативной пам ти соединен с первым информационным входом блока выделени , последовательности событий, вход записи оперативной пам ти соединен с вторым входом управлени  записью блока выделени  последовательности событий, вход чтени  оперативной пам ти соединен с входом управлени  чтением блока выделени  последовательности событий, первый, второй и третий выходы оперативной пам ти  вл ютс  соответственно шестым , третьим и вторым выходами блока выделени  последовательности событий , четвертый выход оперативной пам ти соединен с входом дешифратора разрешени  работы, п тый выход оперативной пам ти подключен к адресному входу мультиплексора в этом же блоке, шестой выход оперативной пам ти подключен к первому информационному входу схемы сравнени , второй информационный вход схемы сравнени  соединен с п тым информационным входом блока выделени  последовательности событий, выход схемы сравнени  подключен к Q первому входу элемента ИЛИ, первый, второй, третий и четвертый информационные входы мультиплексора соединены соответственно с четвертым, третьим , шестым и седьмым информационными входами блока выделени  последовательности событий, выход мультиплексора подключен к второму входу элемента ИЛИ, первый, второй и третий выходы дешифратора разрешени  работы соединены соответственно с четвертым, первым и п тым выходами блока выделени  последовательности событий.

5

5

0

2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит генератор тактовых импульсов, программируемую логическую матрицу, первый, второй и третий RS-триггеры и шинный формирователь, причем первый и второй выходы генератора тактовых импульсов подключены к первому и. второму входам программируемой логической матрицы, третий, четвертый и п тый входы которой соединены cootветственно с восьмым, третьим и четвертым информационными входами блока управлени , шестой вход программируемой логической матрицы соединен с входом управлени  первоначальной установкой блока управлени , седьмой и восьмой входы програм- ируемой логической матрицы соединены соответственно с вторым и первым информационными входами блока управлени , дев тый вход программируемой логической матрицы подключен к выходу схемы сравнени , дес тый и одиннадцатый входы программируемой логи- 10 группа информационных входов

ческой матрицы соединены с выводами первого и второго RS-триггеров, двенадцатый , вход программируемой логической матрицы подключен к седьмому информационному входу блока управлени , первый, второй и третий выходы программируемой логической матрицы образуют группу выходов блока управлени , четвертый выход программируемой логической матрицы соединен с первым выходом блока управлени , п тый выход программируемой логической матрицы соединен с S-входом первого RS-триг- гера, шестой выход программируемой логической матрицы подключен к третьему выходу блока управлени , седьмой выход программируемой логической матрицы соединен с R-входами первого и второго RS-триггеров, восьмой выход программируемой логической матрицы подключен к шестому выходу блока управлени , дев тый выход программируемой логической матрицы подключен к седьмому выходу блока управлени , дес тый выход программируемой логической матрицы соединен с R-входом третьего RS-триггера, одиннадцатый выход программируемой логической матрицы подключен к п тому выходу блока управлени , первый выход прог. граммируемой логической матрицы соединен с вторым выходом блока управлени , и S-входом второго RS-триггера, выход второго RS-триггера соединен с четвертым выходом блока управлени , S-вход третьего RS-триггера подключен к второму информационному входу блока

разрешающих входов которой с с шестым информационным вход управлени .

15

20

25

30

Таблиц

35

40

45

Примечание. # - элемент

в третье  нии; + - элемент

группа информационных входов

управлени , выход третьего RS-триггера соединен с восьмым выходом блока управлени , информационный вход шинного формировател  соединен с п тым информационным входом блока управлени , выходы шинного формировател  подключены к первой группе информационных входов схемы сравнени , втора 

и группа

разрешающих входов которой соединены с шестым информационным входом блока управлени .

Таблица 2

Примечание. # - элемент находитс 

в третьем состо нии; + - элемент включен.

Uhtt.t

1539780 t8B66oen

Фиг. 8

71(1)

Фиг. 9

6BP

Фие.И

БШ25 6ВР

Фиг. 12

Фиг. 13

Фиг. 14

Фиг. 15

Уст О

Фиг. 16