SU1536369A1 - Многоканальное устройство дл ввода информации - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в различных системах диагностики, прогнозировани  и контрол  состо ни  энергетического оборудовани . Целью изобретени   вл етс  повышение быстродействи  устройства и расширение области применени  за счет установлени  частоты дискретизации от внешних источников. Многоканальное устройство дл  ввода информации содержит блок 1 сопр жени , триггеры 2 и 3, элементы ИЛИ 4 и 7, блок 5 выбора источника дискретизации, блок 6 формировани  частоты дискретизации, блок 8 управлени , блоки 9 опроса канала, блок 10 пам ти, генератор 11 тактовых импульсов, каналы 12 приема, каждый из которых содержит усилители 13, мультиплексор 14, элемент И 15, элементы И групп 16, 20 и 22, мультиплексоры группы 19, элементы пам ти 17, аналого-цифровые преобразователи (АЦП) 18, элемент ИЛИ 21. Многоканальное устройство дл  ввода информации может осуществл ть обработку аналоговых сигналов с любой частотой дискретизации при использовании АЦП с любым временем преобразовани . Устройство работает с несколькими одновременно работающими каналами 12 приема, которые могут обрабатывать различные аналоговые сигналы. Кроме того, устройство позвол ет осуществл ть дискретизацию аналоговых сигналов от внешних источников, например цифрового или дискретного датчиков. 4 з.п. ф-лы, 8 ил., 1 табл.

Description

Изобретение относитс  к автоматике и вычислительной технике и мо- жет быть использовано в различных системах диагностики, прогнозировани  и контрол  состо ни  энергетического оборудовани .

Цель изобретени  - повышение быст родействи  устройства и расширение области применени  за счет установлени  частоты дискретизации о внешних источников.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - схема блока выбора источнику дискретизации; на фиг, 3 - схема блока управлени ; на фиг,4 - схема блока опроса какала; на фиг. 5 - временна  диаграмма процесса преобразовани ; на фиг. 6 - схема блока сопр жени  на фиг. 7 и 8 - алгоритм функционировани  блока сопр жени .

На фиг. 1 обозначены блок 1 сопр жени , первый триггер 2S второй триггер 3, первый элемент ИЛИ 4, блок 5 выбора источника дискретизации, блок 6 формировани  частот дискретизации , второй элемент ИЛИ 7, блок 8 управлени , блоки 9-1,...9-N опроса канала, блок 10 пам ти, генератор 11 тактовых импульсов, каналы 12-1,..., 12-N приема, каждый из которых состоит из усилителей 13, мультиплексора 14, элемента И 15, третьей группы элементов И 16, элементов пам ти 17-1,...17-1, аналого-цифровых преобразователей (АЦП) 1 8-1 ,..., 1 8-1 ,груп пы мультиплексоров 19. второй группы

5

0

5

0

0

5

элементов И 20, третьего элемента ИЛИ 21 и первой группы элементов И 22, магистраль, состо щую из шины 23 адреса, двунаправленной шины 24 данных , шины 25 управлени , обозначены также входы и выходы блоков и устройства 26-50. Кроме того, не оцифрованы аналоговые входы каналов 12-1,..., 12-М приема, управл ющий вход Запуск , кроме того, шина 25 управлени  содержит сигналы Сброс, Запись , Подтверждение захвата, Захват.

Блок 5 выбора источника дискретизации (фиг. 2) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 51, элементы ИЛИ 52-54, триггеры 55 и 56, элемент И 57, элемент ИЛИ-НЕ 58, элемент ИЛИ 59.

Блок 8 записи (фиг.З) содержит счетчик 60, дешифратор 61, мультиплексор 62, первую и вторую группы элементов И 63, 64, элемент ИЛИ 65.

Каждый блок 9-1,...,9-N опроса канала (фиг.4) содержит триггер 66, первый счетчик 67, сдвиговый регистр 68, группу элементов И 69-1,.. .69-1,

группу элементов ИЛИ-НЕ 70-1

70-i , счетные триггеры 71-1 ,.. .7.1-1, элемент ИЛИ-НЕ 72, второй счетчик 73, элемент ИЛИ 74, элемент И 75.

Блок 1 сопр жени  (фиг.6) содержит узлы управлени  76-1,...,76-N, каждый из которых состоит из регистров 77, 78j счетчиков 79, 80, второго элемента сравнени  81, второй группы элементов И 82. Кроме того, в состав блока 1 сопр жени  вход т

5

дешифратор 83, первый элемент сравнени  84, элемент ИЛИ 85, элементы НЕ 86, регистры 87-92, перва  группа элементов И 93.

Устройство работает следующим образом .

Процесс преобразовани  входной аналоговой информации в цифровой под выполн етс  в каналах 1 2-1 , . . ,р 2-N. Аналоговые сигналы (на фиг.1 не рованы) через усилители 13 подаютс на информационные входы мультиплексора 14.

Управление работой каналов 12-1, ...,12-Н осуществл ют блоки 8, 9-1, ...,9-N. Каждый блок 9-1,9-N управл ет одним из каналов 12-1,12-N.Блок 8  вл етс  общим дл  блоков 12-1, 12-N.

Организаци  процесса преобразовани  осуществл етс  блоком 3.

Блок 1 (фиг.6) представл ет собой набор программно-доступных регистров и счетчиков. Выходы регистров и счетчиков св заны с входами 31,39-1, 39-N 40-1, 40-N, 50-1, 50-2,50-3, управл ющими работой блоков 5,6,9-1, 9-N, 12-1,12-N.

Блок 1 выполн ет следующие функции: определ ет режим работы устройства , задава  источник формировани  частоты дискретизации (внешний или внутренний), формирует текущие адреса дл  записи данных преобразовани  в блок 10 пам ти, задает размеры зон пам ти дл  каждого работающего блока 12-1, 12-NJ определ ет количество работающих блоков 12-1, 12-N, 9-1, 9-N, задает адреса мультиплексора 14 дл  подключени  соответствующих входных аналоговых сигналов к входу 42 J в случа„е работы блока 6 задает ему входную информацию дл  формировани  частот дискретизации; выбирает в блоке 6 частоту дискретизацииJ формирует сигнал Конец работы по вхо- ДУ 26.

В блоке 1 эти функции задаютс  программно.Дл  этого по магистрали в регистры (счетчики) блока 1 загружаетс  управл юща  информаци . Источником такой информации может быть ЭВМ или другое любое устройство, имеющее программный и физический стык с магистралью . При этом информаци  за,- даетс  на шине 24 данных, код физического адреса блока 1 задаетс  на шине 23 адреса, сигнал Запись -

3696

на шине 25 управлени . Загрузка информации в блок осуществл етс  сигналом Запись при совпадении физического адреса блока 1 с кодом, задан- ным на пгине 23 адреса.

Признаком окончани  загрузки информации в блок J  вл етс  установка триггера 2 в J, который в свою очередь установит триггер 3 в J1 . При этом на выходе триггера 3 сформируетс  сигнал Захват. ЭВМ ответит выставлением на шине 25 управлени  сигнала Подтверждение захвата (F3X) ,

после чего ЭВМ отключаетс  от магистрали и устройство приступает к осуществлению процесса преобразовани .

Совокупность всей информации, загружаемой в регистры (счетчики) блока 1, представл ет собой программу функционировани  устройства. Измен   содержимое программы функционировани , можно оперативно управл ть процессом преобразовани  в устрой

стве.

Программа функционировани  загружаетс  после включени  питани  и установки блоков в исходное состо ние.

ЭВМ осуществл ет установку блоков

в исходное состо ние сигналом Сброс формируемым на шине 25 управлени . Кроме того, устройство может устанавливатьс  в исходное состо ние сигналом Конец работы, который формирует блок 1 на выходе первого элемента 84 сравнени  после окончани  процесса преобразовани . Эти два сигнала смешиваютс  в блоке 1 и с выхода блока 1 поступают на установочные входы триггеров 2 и 3 и на вход элемента ИЛИ 4 ка4с сигнал Сброс, Конец работы .

Сигнал Сброс, Конец работы,

проходит через элемент ИЛИ 4 на вход 26 только в случае отсутстви  процесса преобразовани  в устройстве (триггеры 2, 3 в состо нии О).

В случае формировани  блоком 1 сигнала Конец работы и установки триггеров 2, 3 в О с магистрали снимаетс  сигнал Захват. В свою очередь ЭВМ снимает сигнал ПЗХ и подключаетс  к магистрали, т.е. ЭВМ и устройство

вновь готовы к загрузке программы

функционировани  и осуществлению процесса преобразовани .

Блок 5 устанавливает режим работы устройства. Режим работы устройства

определ етс  выбором источника формировани  частоты дискретизации. Частоту дискретизации (входы 33, 34) формирует либо один из внешних ис- точников, либо она формируетс  внут- Iренним источником - блоком 6. Внеш- ние источники подключаютс  к входам 29s 30, На входы 29 поступает многоразр дный цифровой цвокчный -код,один из разр дов которого используетс  в качестве частоты дискретизации. На вход 30 поступают последовательности дискретных сигналов.

При формировании блоком J на вхо де 50-3 сигнала выбора внешнего источника дискретизации блок 5 осуществл ет подключение внешней частоты дискретизации к входу 33 элемента ИЛИ 7.

В случае формировани  блоком 1 на входе 31 сигнала выбора внутреннего источника дискретизации блок 5 на выходе 32 формирует сигнал запуска блока 6.

Блок 6  вл етс  внутренним источником формировани  частоты дискретизации . Выбор нужной частоты дискретизации осуществл етс  блоком 1. После загрузки программы функционировани  блок 1 формирует на входах 50-1 данные дл  задани  частоты дискретизации Данные поступают в блол 6.

Блок 6 представл ет собой набор двоичных счетчиков (например, двоич- нодес тичных), котсзна в исходном сое то нии установлены в и сип-алом Сброс, Конец работы по вхоцу 26.

Счет осуществл етс  по входу 27 сигналами генератора 11 тактовых импульсов. В результате на выходах счетчика формируютс  сигналы различной частоты следовани . Эти сигналы представл ют собой различные частоты дискретизации. Выбор той или иной частоты дискретизащ/ осуществл етс  путем формировани  блоком 1 по выходам 50-1 сигналов разрешени . Сигнал разрешени  представл ет собой 1, котора , например, подаетс  че один из входов элемента И, расположенного в блоке 6, при этом на второй вход поступает частота дискретизации. Подава  сигнал разрешени  на различные входы элементов И, можно формировать на входе 34 различные частоты дискретизации .

Таким образом, на входы 35 блоков- 9-1,...9-N поступает частота дискретизации , сформированна  или блоком 5 или блоком 6.

Блок 9-1,...9-п (фиг.4) и блок 8 (фиг.З) формируют временную диаграмму , управл ющую процессом преобразовани  в каналах 12-3,.,.,12-N соответственно . Условием дл  формировани  временной диаграммы и работы каналов 12-1 , . .. 1 2-N  вл етс  наличие сигналбв включени . Эти сигналы формируютс  блоком 1 и представл ют собой 3, выдаваемые блоком 1 на .

входы соответственно 40-140-N

после загрузки программы функционировани . На каждый блок- 9-1,...,9-N, 12-1,..., 2-N выдаетс - свой сигнал включени .

Таким образом, в устройстве ра- ботет или одна группа блоков, например 9-1, 12-1, или несколько, например 9-1, 12-1, 9-N, 12-N. .

Рассмотрим работу первой труппы блоков 9-1,12-1. Работа второй группы блоков 9-N, 12-N осуществл етс  аналогично.

Работа блоков 9-1, 12-1 разрешаетс  после формировани  сигнала включени  на выходе 40-1. При этом в канале 12-1 сигнал включени  поступает на управл ющий вход мультиплексора 14. На адресные входы мультиплексора 14 поступает код адреса (входы 39-1) в соответствии с которым осуществл етс  подключение одного из аналоговых входов к элементам. пам ти 17-1,..., 17-i,

Кроме того, в канале 12-1 сигнал включени  разрешает прохождение сигнала разрешени  считывани  (вход 48через элемент И 15, прохождение сигналов управлени  временной диаграммы (входы 41-1) через группу элементов И 16. В блоке 9-1 сигнал включени  разрешает прохождение частоты дискретизации (вход 35).

На фиг. 5 приведена временна  диаграмма процесса преобразовани . Временна  диаграмма процесса преобразовани  состоит из сигналов управлени  работой элементов 17-1,...17-i пам ти , управлени  работой АЦП 18-1,..., 18-i, разрешени  считывани . Сигналы управлени  формируютс  блоком 9-1. Кроме того, блок 9-1 также формирует на входах 41-3 адрес мультиплексоров 19 группы, по которому осуществл етс  коммутаци  цифровых выходов АИЛ 18.

В исходном состо нии на входы мултиплексоров 19 группы подан нулевой код, который обеспечивает коммутацию цифровых выходов первого АЦП 18-1. Дальнейшее увеличение адресов мультиплексоров 19 группы идет в естественном пор дке.

Сигнал разрешени  считывани  формируетс  блоком 8.

Процесс преобразовани  осуществл етс  следующим образом.

После прихода первой частоты дискретизации на вход 35 блок 9-1 формирует сигнал управлени  первым эле- ментом 17-1 пам ти. По этому сигналу осуществл етс  подключение входа 42 элемента 17-1 пам ти к выходу мультиплексора 14. На элементе 17-1 пам ти осуществл етс  фиксаци  аналоговой информации. После прихода второй частоты дискретизации блок 9-1 снимает сигнал управлени  с первого элемента 17-1 пам ти и формирует сигнал управлени  вторым элементом пам ти, подключа  его вход к выходу мультиплексора J4 и т.д. После фиксации аналоговой информации на элементе 17-1 пам ти процесс повтор етс  - сначала.

Элементы пам ти 17-l,...jl7-i образуют аналоговый буфер, где каждый элемент пам ти представл ет собой  чейку буфера. Заполнение  чеек буфера аналоговой информацией осуще- ствл етс  последовательно в естественном пор дке. Скорость заполнени   чеек буфера определ етс  скоростью формировани  частоты дискретизации на входе 35,

По мере заполнени  аналогового буфера блок 9-1 осуществл ет подключение к его  чейкам АЦП 18-1 ,...,18-i которые осуществл ют преобразование зафиксированной аналоговой информации в цифровой код. Подключение АЦП 18-1,...,18-i осуществл етс  сигналом Запуск и осуществл етс  также в естественном пор дке. После заполнени  первой  чейки аналогового буфера к ней подключаетс  первый АЦП 18-1, после заполнени  второй  чейки - второй АЦП, к последней  чейке подключаетс  последний АЦП 18-i.

Таким образом, группа АЦП 18-1, .. .,18-i также образует буфер АЦП, где каждый АЦП  вл етс   чейкой буфера . Скорость подключени   чеек

25

Ю

15 20

35 40

5

30

45

0

буфера определ етс  частотой дискретизации . Но при этом начало работы буфера АЦП по отношению к началу работы аналогового буфера сдвинуто на врем , равное одному периоду частоты дискретизации, т.е. на врем  фиксации аналоговой информации в  чейке аналогового буфера.

Одновременно с преобразованием аналоговой информации в цифровой код блок 8 осуществл ет считывание цифрового кода из буфера АЦП и запись его в блок 10 пам ти. Дл  блока 10 цифровой код представл ет собой данные преобразовани .

Считывание данных преобразовани  осуществл етс  следующим образом. После окончани  преобразовани  АЦП формирует на своем управл ющем выходе сигнал готовности данных. Этот сигнал поступает на один из входов элемента ИЛИ 21 (входы 45-1 , ... ,45-i.) „ Так как работа  чеек буфера АЦП разнесена во времени, то сигналы готовности данных от АЦП 18-J ,. . . ,18-i поступают в разное врем 4. Поэтому на выходе элемента ИЛИ 21 в данный момент времени формируетс  только один сигнал готовности данных. Этот же сигнал подаетс  на управл ющий вход мультиплексоров 19 группы и разрешает их работу. Мультиплексоры 19 грудпы осуществл ют коммутации цифрового кода на входы, 46 элементов И 20 группы, подготавлива , тем самым данные преобразовани  к считыванию. Подключение цифрового кода АЦП к входам 44-1,...,44-i мультиплексоров 19 группы осуществл етс  следующим образом . На входы первого мультиплексора 19 группы подаютс  первые разр ды всех АЦП 18-1,...,18-i, на входы второго мультиплексора 19 подаютс  вторые разр ды АЦП 18-1,...,8-i и т.д.

Таким образом, каждый мультиплексор 19 группы коммутирует только один разр д цифрового кода АЦП. Общее количество мультиплексора 19 в группе равно разр дности АЦП.

Сигналы готовности данных поступают также на первые входы элементов И 22 группы. Дл  блока 8 сигнал готовности данных  вл етс  запросом, по которому сформируютс  сигналы считывани  и записи .

Обработка запросов блоком 8 осуществл етс  следующим образом. Каждому запросу в блоке 8 присвоен свой номер. Например, запросу, поступающему с выхода 47-1 из первого канала 12-1, присвоен номер чапросу, поступающему с выхода 47-N из канала 12-N, присвоен номер N, Блок 8 осуществл ет циклическое скакиро- вание входов 47-1, ...,47-N, Обработка запроса осуществл етс  прр совпадении запроса с номером, сформированным блоком 8 в данный момент времени . При этом на выходе блока 8 фор- мнруютс  сигналы разрешени  адреса, считывани  и записи. Сигналы разрешени  адреса и считывани , в зависимости от номера запроса, поступают на один из выходов 38-1,...,38-N, ..., 48-N. Сигнал записи поступает непосредственно в блок 10 на выход 37.

При обработке запроса от канала 12-1 блок 8 формирует сигнал разре- шени  адреса на выходе 38-1, сигнал разрешени  считывани  на выходе 48-1

По сигналу разрешени  адреса блок 1 устанавливает ра шине 23 текущий адрес зоны пам ти. Сигнал рад- решени  считывани  через элемент И 15 поступает на вторые входы группы элементов И 20 группы и устанавливает на шине 24 данные преобразовани . Одновременно этот же сигнал по-

ступает на вторые влоды группы элементов И 22 группы, lip и совпадении сигнала готовности данных и сигнала разрешени  считывани  на. выходе одного из элементов И 22 группы форми™ руетс  сигнал конца преобразований; который цоступает на соответствующий выход (49-1,...,49-М) блока 9 -J После окончани  эалисч блок 8 снимает сигнал записи, разоешени  считыва ни  и разрешени  адреса.

При этом по заднему фронту сигнала разрешени  адреса блок 1 инкремент ируе т адрес данной зоны пам ти на -И, по заднему фронту сигнала разрешени  считывани  снимаютс  данные преобразовани  с шины 2Ј данных и блок 9-1 инкрементирует адрес мультиплексоров 19 группы, тем самым подготавлива  к коммутации цифровые вы- ходы следующего АЦП. Одновременно блок 9-1 осуществл ет по заднему фро ту сигнала конца преобразовани  От

5 0

5

0 с

С;

0

5

5

0

ключение АЦП, от которого поступает сигнал готовности данных. Отключение АЦП 18 осуществл етс  путем сн ти  сигнала запуска с его управл ющего входа. Таким образом, после считывани  данных оканчиваетс  процесс преобразовани  данных АЦП 18 и соответствующа   чейка аналогового буфера вновь готова к работе.

Число подключений  чеек аналогового буфера задаетс  программой функционировани  и определ етс  объемом зоны пам ти, которую необходимо заполнить данными преобразовани . Емкость аналогового буфера выбираетс  такой, чтобы при заполнении последней  чейки перва  была готова к работе% Аналогично выбираетс  емкость буфера АЦП,

Дл  обеспечени  работы аналогового буфера и буфера АЦП с заданным быстродействием блок 8 осуществл ет обработку запросов от каналов J2-1,,.., 12-N со скоростью, определ емой частотой дискретизации. При этом общее врем  сканировани  входов 47-1,..., 47-N не должно быть больше периода частоты дискретизации.

После заполнени  всей зоны пам ти данными преобразовани  блок 1 снимает сигнал включени  с выхода 40-1, останавлива  тем самым работу группы блоков 9-1, 12-J.

В спучае работы нескольких групп блоков 9-1, 12-1, 9-N, 12-N отключение блоков осуществл етс  аналогично .

После заполнени  всех заданных зон пам ти блок 1 формирует сигнал Конец работа на выходе первого элемента 84 сравнени . По этому сигналу блоки и триггеры 2 и 3 устройства устанавливаютс  в исходное состо ние (О) При этом осуществл етс  отключение адресных выходов блока J от шины 23 адреса. Одновременно с выходов 31, 39-1, 39-N, 40-1, 40-N, 50-1, 50-2, 50-3 снимаютс  управл ющие сигналы. Устройство вновь готово к работе.

Структура магистрали определ етс  интерфейсом подключаемой ЭВМ. В качестве ЭВМ может быть использована микро- ЭВМ, построенна  на БИС серий 580, 589 с выходом на магистраль через микросхемы типа 559 серий. В этом случае интерфейс микроЭВМ содержит 16- разр дную шину 23 адреса, двунаправ13153636914

ленную 8-разр дную шину 24 данных, рен вход 28, который  вл етс  входом

внешнего запуска.

После того как в блоке 5 установлешину 25 управлени , состо щую, например , из сигналов Запись, Захват, .ПЗХ, Сброс и др.

Рассмотрим работу блоков 5, 8,9-1, 10, 1.

Блок 5 (фиг.2) работает следующим образом.

В режиме работы с внешними источ- ю никами дискретизации к выходам 29 или 30 подключен один из внешних источников частоты дискретизации. В случае подключени  внешнего источника к выходам 29 на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 51 15 шифратор 61 начинает последовательно поступает многоразр дный цифровой код, формировать на своих выходах сигналы который мен етс  во времени. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 51 определ ет начало отсчета, т.е. момент времени, когда все разр ды на входах 29 равны. После 20 информационные входы дешифратора 61 этого, сигнал, сформированный на вы- подаютс  старшие разр ды 2,...,Р счетны в рабочее положение или триггер 55, или триггер 56 на выходе 36 также сформирован сигнал разрешени  работы блока 8 управлени .

Блок 8 (фиг.З) работает следующим образом.

Пусть в исходном состо нии выходы 1,...,N дешифратора 61 наход тс  в состо нии О. После формировани  на управл ющем входе 36 сигнала О 1 деположительной пол рности в соответствии с кодом, сформированным на его адресных входах счетчиком 60. Причем на

шифратор 61 начинает последовательно формировать на своих выходах сигналы информационные входы дешифратора 61 подаютс  старшие разр ды 2,...,Р счетны в рабочее положение или триггер 55, или триггер 56 на выходе 36 также сформирован сигнал разрешени  работы блока 8 управлени .

Блок 8 (фиг.З) работает следующим образом.

Пусть в исходном состо нии выходы 1,...,N дешифратора 61 наход тс  в состо нии О. После формировани  на управл ющем входе 36 сигнала О 1 дешифратор 61 начинает последовательно формировать на своих выходах сигналы информационные входы дешифратора 61 подаютс  старшие разр ды 2,...,Р счетположительной пол рности в соответствии с кодом, сформированным на его адресных входах счетчиком 60. Причем на

ходе этого элемента, поступает на элемент ИЛИ 53 и далее на управл ющий вход первого триггера 55, устанавлива  его в 1 (в исходном состо нии первый триггер 55 устанавливаетс  в /О).

Сигнал, сформированный на пр мом выходе триггера 55, подаетс  на вход элемента И 57. При наличии разрешени  на входе 50-3 при подключении внешнего источника к входам 29 через элемент И 57 проходит частота дискретизации . В качестве сигнала, формирующего частоту дискретизации, может быть выбран любой разр д многоразр дного цифрового кода, который поступает на вход элемента И 57 через элемент ИЛИ 52. Аналогично осуществл етс  прохождение дискретных сигналов на выход 33 от внешнего источника, подключенного к входу 30.

В случае формировани  на выходе 32 сигнала запуска работа устройства осуществл етс  от внутреннего источника дискретизации. Дл  осуществлени  этого на вход 31 подаетс  сигнал, который поступает на элемент ИЛИ 54 и далее на управл ющий вход второго триггера 56, устанавлива  его в О (в исходном состо нии триггер устанавливаетс  в 1). После этого сигнал,сформированный на пр мом вы- ходе триггера 56, подаетс  через элемент ИЛИ-НЕ 58 на выход 32. Вход 31 служит дл  осуществлени  программного формировани  сигнала выбора.

При необходимости сформировать сигнал запуска на выходе 32 предусмот

5

чика 60, младший разр д 1  вл етс  стробирующим и подаетс  на входы элементов И 64 группы. Одновременно код

5 адреса с выходов счетчика 60 подаетс  на мультиплексор 62.

В случае по влени  на входах 47-1 , ...,47-N сигнала запроса на выходе мультиплексора 62 формируетс  сигнал,

0 который поступает одновременно на входы элементов И 63 группы. При совпадении сигнала с выхода дешифратора 61 и мультиплексора 62 на одном из выходов элементов И 63 группы формируетс  сигнал разрешени  считывани . Этот же сигнал на элементах И 64 труп- . пы стробируетс  младшим разр дом счетчика 60 и выдаетс  на один из выходов элементов И 64 группы. Одновременно на выходе элемента ИЛИ 65 формируетс  сигнал записи. При этом номер запроса и номер выхода сигналов разрешени  адреса и считывани  совпадают, например , при запросе на входе 47-1 сиг5 налы по в тс  на выходах 38-1, 48-1 соответственно.

Длительность сигналов разрешени  адреса и считывани  определ етс  разр дностью счетчика 60 и частотой следовани  сигналов генератора 11 тактовых импульсов на входе 27.

Блок 9-1 (фиг.4) работает следующим образом.

0

0

55

После включени  питани  сигналом ,Сброс осуществл етс  установка сдвигового регистра 68, счетных триггеров 71-,...,71-i и счетчика 73 и исходное состо ние. При этом в сдвиговый

15

регистр 68 в первый разр д записываетс  1, а в остальные i разр дов О. Емкость сдвигового регистра 68 и количество счетных, триггеров 71-1, . ..,71-Ј выбираютс  таким обра-эом, чтобы обеспечить управление всеми ( чейками аналогового буфера и буфера АЦП каналов приема. Б исходном

1

15

20

25

30

состо нии выходы 41-1 нгход тс  в сос-Ш ни  на входе элемента ИЛИ-НЕ 70-1

1ТОЯНИИ О,

Кроме того, в счетчик 67 записываетс  код, который определ ет врем  фиксации аналоговой информации на эле менте аналоговой пам ти. Така  процедура необходима в случае работы устройства с максимальной частотой дискретизации .

Например, при периоде следовани  сигналов частоты дискретизации Т „

|т(

10 мкс врем  фиксации может быть равно Тф 7 мкс. Остальное врем  можно использовать дл  формировани  алертурной задержки включени  АЦП, обусловленной наличием переходных процессов в элементах аналоговой па- м ти. На фиг. 4 схема формировани  апертурной задержки не показана.

После формировани  на входах элементов И 69-ls...69-i сигнала ЯЗХ 1 с первого разр да сдвигового регистра 68 выдаетс  Г на вход элемента И 69-1 и далее на выходы 41-1 (1 - это активный уровень, по которому аналогова  информаци  начинает фиксироватьс  в зиенете пам ти (фиг.1)).

Одновременно на вход элемента И 75 поступает частота дискретизаци ,При наличии сигнала включени  на другом входе элемента И 75 триггер 66 устанавливаетс  в 1 и переводит первый счетчик 67 в режим счета. По вление сигнала на выходе переноса 67 устанавливает триггер 66 и счетчик 67 в исходное состо ние. Одновременно этот сигнал поступает на элемент ИЛИ 74 и сдвигает I с первого разр да на второй, тем самым отключает первый элемент пам ти и под- 50 ключает второй канал 12. После сн ти  1 с первого разр да сдвигового регистра 68 осуществл етс  установка через элемент ИЛИ-НЕ /0-1 группы триггера 71-1 в состо ние О. При этом на его обратном выходе формируетс  сигнал управлени  (сигнал запуска), по которому первое АЦП

35

40

сигнала конца преобразовани  счетн триггер 71-1 устанавливаетс  в исх ное состо ние.

При этом на его пр мом выходе ф мируетс  положительный фронт, по к торому измен етс  на 1. содержимо второго счетчика 73, т.е. осуществл етс  изменение адреса мультипле сора 19 группы.

Аналогично происходит формирова ние сигналов управлени  на других выходах сдвигового регистра 68,три геров 71-i.

После формировани  1 на после нем i-ом разр де сдвигового регист ра 68 сигнал частоты дискретизации вновь перепишет ее на первый разр  при этом счетчик 73 установитс  в состо ние О (цепи установки на фиг.4 не показаны) и весь процес повтор етс  сначала. Прекращение боты блока 9-1 осуществл етс  сн  ем сигнала с входа 40-1 элемента И Этот сигнал блокирует прохождение частоты дискретизации. Установка блока 9-1 в исходное состо ние осу ществл етс  по входу 26,

Блок 1 (фиг.6) предназначен дл св зи устройства с ЭВМ, Св зь осу ществл етс  по магистрали.

45

Взаимодействие ЭВМ с блоком 1 вход щими в его состав регистрами счетчиками) и триггером 2 (см.фиг осуществл етс  через дешифратор 8 адреса.

По команде Вывод 1 (ОИТ) на ши 25 управлени  формируетс  сигнал Запись, на шине 24 данные, на не 23 код адреса регистра (счетчи триггера 2), к которому в данный мент идет обращение. Дешифратор 83 адреса анализиру код адреса на шине 23 и в случае 5Ј ращени  ЭВМ к блоку 1 формирует н ном из своих выходов сигнал, опре л ющий адрес регистра (счетчика, гера 2), по которому осуществл е

153636916

подключаетс  к элементу пам ти (см. фиг.1) канала 12. Сигнал с пр мого выхода счетного триггера 71-1 поступает через элемент ИЛИ-НЕ 72 на счетный вход второго счетчика 73, подготавлива  его к инкременту содержимого , т.е. адреса мультиплексоров 19 группы (см.фиг,1). После формирова5

0

5

30

50

35

40

сигнала конца преобразовани  счетный триггер 71-1 устанавливаетс  в исходное состо ние.

При этом на его пр мом выходе формируетс  положительный фронт, по которому измен етс  на 1. содержимое второго счетчика 73, т.е. осуществл етс  изменение адреса мультиплексора 19 группы.

Аналогично происходит формирование сигналов управлени  на других выходах сдвигового регистра 68,триггеров 71-i.

После формировани  1 на последнем i-ом разр де сдвигового регистра 68 сигнал частоты дискретизации вновь перепишет ее на первый разр д, при этом счетчик 73 установитс  в состо ние О (цепи установки на фиг.4 не показаны) и весь процесс повтор етс  сначала. Прекращение работы блока 9-1 осуществл етс  сн тием сигнала с входа 40-1 элемента И 75 . Этот сигнал блокирует прохождение частоты дискретизации. Установка блока 9-1 в исходное состо ние осуществл етс  по входу 26,

Блок 1 (фиг.6) предназначен дл  св зи устройства с ЭВМ, Св зь осуществл етс  по магистрали.

Взаимодействие ЭВМ с блоком 1 (с вход щими в его состав регистрами, счетчиками) и триггером 2 (см.фиг.1) осуществл етс  через дешифратор 83 адреса.

По команде Вывод 1 (ОИТ) на шине 25 управлени  формируетс  сигнал Запись, на шине 24 данные, на шине 23 код адреса регистра (счетчика, триггера 2), к которому в данный момент идет обращение. Дешифратор 83 адреса анализирует код адреса на шине 23 и в случае об- ращени  ЭВМ к блоку 1 формирует на одном из своих выходов сигнал, определ ющий адрес регистра (счетчика, триггера 2), по которому осуществл етс 

запись информации с шины 24 в выбранный регистр (триггер 2) .

Дешифратор 83 адреса формирует следующие адреса: ФА1,...,ФА4, ФАЛ .. ., ФА41, ФАЗ,...,ФАЛ .

Принцип формировани  адресов следующий .

Пусть дл  адресации блока J, его регистров, счетчиков, используетс  младший байт адреса разр ды (АО... А7). Тогда дл  обеспечени  адресации заданного количества регистров, счетчиков разр ды АО,... , А7 могут быть распределены следующим образом. Раз- р ды Аб, А7 определ ют физический адрес блока , разр ды А1,.. ., А5 определ ют адрес регистра, счетчика, разр д определ ет начало работы и устанавливает триггер 2 в J.

Распределение адресов, значение кода адреса на, шине 23 при обращении ЭВМ к блоку J приведено в таблице, при этом физический адрес блока 3 прин т равным 0, т.е. разр ды , .

Как видно из фиг.6, регистры 77, 78, счетчики 79,80, элемент 81 сравнени , элементы И 82 конструктивно объединены в узел 76-1 управлени , который формирует текущий адрес на шине 23. По этому адресу канал 12-1

е

и is

20

30

25

записывает данные преобразовани  в блок 10 пам ти.

Аналогичную функцию выполн ет узел 76-N управлени .

Пусть зона пам ти, с которой работает канал 12-1, будет зона 1, а зона пам ти, с которой работает блок 12-N,- зона N.

(О Процесс заполнени  зоны 1 пам ти данными преобразовани  контролируем етс  элементом 81 сравнени , который осуществл ет сравнение текущего адреса (входы Б) с конечным адресом (входы А) зоны. Сравнение осуществл етс  при подаче на управл ющий вход элемента сравнени  сигнала . Если А и В не равны, между собой, на выходе элемента сравнени  присутствует О, который поступает через элемент НЕ 86 группы на вход с элемента И 93 группы и разрешает прохождение сигнала включени  на входы 40-1 блоков 9-1, 12-1. Блоки 9-1, 12-1 начинают работать. После по влени  на .входе -38-J сигнала разрешени  адреса открываютс  элементы И 82 группы и текущий адрес зоны 1 с выходов счетчиков 79, 80 поступает на шину 23 адреса. После записи данных преобразовани  в зону 1 сигнал 38-1 снимаетс  и по его заднему (отрицательному) фронту осуществл етс  инкрементирование содер35 жимого счетчика 79, 80 на +1.

Когда содержимое счетчиков 79,80 станет равным содержимому регистров 77, 78,сработает элемент 81 сравнени . На его выходе по витс  1|:, котора 

40 поступит на один из входов А элемента сравнени  84 и через элемент НЕ 86 группы на вход элемента И 93 группы , запреща  прохождение сигнала включени  на выход 40-1, т,е про45 изойдет останов работы блоков 9-1, 12-1.

Аналогично работает узел 76-N управлени . Только I1 с выхода элемента 81 сравнени  поступает через соот-

50 ветствующий элемент НЕ 86 группы на вход элемента И 93 группы, разреша  прохождение сигнала включени  на вход 40-N. После срабатывани  элемента 81 сравнени  узла 76-N управлени  сигнал

55 разрешени  включени  с входа 40-N снимаетс  аналогично.

После заполнени  всех зон пам ти блока 10 (зона 1, зона N) сработает

элемент 84 сравнени . Т р  этом произойдет сравнение входов А и В. Входы В элемента сравнени  подсоединены К 1, на управл ющий вход подан сигнал .

При срабатывании элемента 84 сравнени  на его обратном выходе по витс  О, т,е„ сформируетс  сигнал Конец работы. Этот сигнал поступает I на один из входов элемента MJ1F 85, на другой вход которого поступает сигнал Сброс. На выходе элемента ИЛИ 85 сформируетс  сигнал Сброс, Конец работы1 , который установит уст ройство в исходное состо ние. После сн ти  ЭВМ сигнала TI3X входы , и А и В элемента сравнени  84 измен т свое состо ние9 что приведет к изменению состо ни  выхода этого алемен- та сравнени  с О на 1, т.е. сигнал Конец работы сниметс .

Регистры 87-92  вл ютс  регистрами , управл ющими работой блоков устройства .

Структура регистра 88 улраззлени  следующа  два разр да задают режим работы блока 5 (входы 313 50-3), остальные шесть разр дов могут быть использованы дл  формировани  сигналов включени  групп блоков 9-1„ 12-1, 9-N9 12-N. Активное состо ние выходов регистра обеспечиваетс  установкой в М .

Структура регистра 139 адреса обеспечивает подключение 256 аналоговых сигналов (2 ) . Подкачаютс  выходы регистра 89 к адресным входам мультиплексоров 34 (входы 39-1, 39--N). На фиг. 6 -показано, что число раз- р дов во входах 39-1, 39-N равно 4. Это обеспечивает подключение 16 аналоговых ; сигналов к входам мультиплексора каналов 12-1 12-N.

При необходимости подключени  (коммутации) большего числа аналоговых входов выходы регистра 89 распаиваютс  непосредственно на адресных входах аналогового коммутатора 14 блоков 12-1, 12-N (на фиг.1 не по- казано).

Структура регистров 90-92s 87 формировани  и выбора частоты дискретизации определ етс  построением блока 6 .,

Пусть блок 6 содержит четыре -разр дных последовательно соединенных двоично-дес тичных счетчика. Содержимое двоично-дес тичных счетчиков равно О

5

0

0

5

Тогда при подаче на вход 27 сигналов генераторов 11 тактовых импульсов с частотой следовани  1 МГц на выходах счетчиков получают следующую последовательность частот дискретизации.На четырех выходах первого счетчика сформируютс  частоты 500, 250, 125, 100 кГц, на четырех выходах второго счетчика - 50, 25, 12,5, 10 кГц, на выходах третьего счетчика - 5,2,5, 1,25,1 кГц, на выходах четвертого счетчика - 500, 250, 125, 100 Гц.

Выбор нужной частоты дискретизации осуществл етс  регистрами 92 и 87.

Регистры 90, 91 формируют частоты дискретизации, т.е. измен ют сетку частот за счет изменени  содержимого двоично-дес тичных счетчиков блока 6 .

Рассчитаем максимальное количество зон пам ти, с которым может работать блока 1, каналы 12-1, 12-N.

Регистры 87-92  вл ютс  общими дл  устройства. Их количество равно шести.

Регистры   счетчики 77-80 управл ют работой только одного блока 12-1. Их число равно четырем. При увеличении количества работающих- , блоков 9-N, 12-N число регистров (счетчиков) должно быть увеличено.

Так как адресаци  к регистрам, счетчикам 77-80, 87-92 осуществл етс  разр дами адреса АЗ,...,А5, то ЭВМ может адресоватьс  к 32 регистрам , счетчикам. Тогда общее число регистров , счетчиков, управл ющих работой блока 10, J2-, 12-N, равно 32- -6 26. Следовательно, адресное поле блока J может обеспечить одновременную работу каналов 12-К,

1 32-6

б,

где

N -- максимальное число каналов 12-N.

Ограничительным условием дл  увеличени  числа работающих групп каналов 12-1, 12--N  вл етс  требование к скорости работы аналогового буфера и буфера АЦП блока преобразовани  данных. Эти буферы должны работать со скоростью, равной частоте дискретизации . Дл  обеспечени  этого требовани  необходимо, чтобы блок 10 успевал за врем , равное периоду частоты дискретизации, записать в

21

пам ть данные преобразовани  от N групп каналов 12-1, 12-N.

Пусть блок 10 имеет врем  записи Т 2 мкс, период частоты дискретизации Тд 10 мкс, тогда N 5, где N - допустимое число каналов 12-1, 12-N, при котором устройство обеспечивает работу с заданным быстродействием.

Другим фактором, вли ющим на скорость работы устройства,  вл етс  требование к выбору объема аналогового буфера и буфера АЦП.

Объем буферов выбираетс  следующим образом.

Согласно фиг.5 врем  обработки одной порции (выборки) аналоговой информации , зафиксированной в  чейке аналогового буфера, равно

Т т т + т 1 ф L ач.п L 1 son

(О

где Т - врем  обработки одной порции аналоговой информации Тф - врем  фиксации в  чейке аналогового буфера-,

Тацп врем  записи данных преобразовани  от N каналов 12-J, 12-N.

Пусть Т ф Т А 10 мкс, Т эап N -Т ian , если N 5, Т 2 мкс, то Т 10 мкс. Дл  построени  буфера выбираем АЦП среднего быстродействи  с Т аи, п 30 мкс, тогда Т 50 мкс. Количество  чеек в буферах определ етс  по формуле (2.)

Т + Т

А

1

(2)

где Т + ТА

Тобщ - общее врем  обработки одной порции аналоговой информации,

- ЈПри таком количестве  чеек в аналоговом буфере и буфере АЦП устройство обеспечивает обработку знало- .говой информации со скоростью, равной 1000 кГц (при ТА 10 мкс).

Таким образом, предлагаемое уст- . ройство позвол ет осуществл ть обработку аналоговых сигналов с частотой дискретизации, не завис щей от времени преобразовани  АЦП.

Обеспечение заданного быстродействи  может быть получено при исполь6922

зовании в устройстве АЦП с любым временем преобразовани .

Кроме того, в устройстве обеспечена возможность подключени  и параллельной работы N блоков преобразовани  данных, запускающихс  не только от внутреннего источника формировани  частоты дискретизации, но и от различных внешних источников, что важно при работе устройства в реальных услови х.

Claims (5)

1. Многоканальное устройство дл  ввода информации, содержащее блок сопр жени , блок управлени , первый и второй триггеры, первый элемент ИЛИ,

блок формировани  частот дискретизации , блок пам ти, генератор тактовых импульсов, каналы приема, каждый из которых содержит усилители, входы которых  вл ютс  аналоговыми входами

устройства, и аналого-цифровые преобразователи , адресные, информационные и управл ющие входы блока сопр жени  соединены соответственно с адресными, информационными и управл ющими шинами дл  подключени  к ЭВМ, выходы блока пам ти соединены с информационной шиной дл  подключени  к ЭВМ, первый выход блока сопр жени  соединен с первым входом первого элемента ИЛИ, выход которого соединен с установочным входом блока формировани  частот дискретизации , тактовый вход которого соединен с выходом генератора тактовых импульсов,отличающеес 

тем, что, с целью повышени  быстродействи  устройства и расширени  области применени  за счет установлени  частоты дискретизации от внешних источников , в него введены блок выбора

источника дискретизации, второй элемент ИЛИ и блок опроса канала, а в каждый канал приема - мультиплексор, элемент И, элементы пам ти, группа ,мультиплексоров, третий элемент ИЛИ,

перва , втора  и треть  группы элементов И, причем в каждом канале выходы усилителей соединены с информационными входами мультиплексора, выход которого соединен с инфррмаци-

онными входами элементов пам ти, выходы которых соединены с информационными входами соответствующих аналого- цифровых преобразователей, выходы готовности которых соединены с входами

23153636924

и входами первой роса кзнала, а выходы первой груптретъего элемента ИЛИ Группы элементов И первой группы, информационные выходы аналого-цифровых преобразователей соединены с информационными входами соответствующих нуль- иплексоров группы, выходы которых соединены с входами первой группы элементов И второй группы, входы второй группы элементов И первой и второй ю Групп соединены с выходом элемента fi, выход третьего элемента ИЛИ соеди- Иен с управл ющими входами мультиплексоров группы и выходы первой группы

лы - с входами запуска блоков опроса канала и входами первой труппы элементов И третьей группы, первыми входами элементов И, управл ющими входами мультиплексора, выходы второй группы блока сопр жени  подключены к адресной шине дл  подключени  к ЭВМ, тактовые входы блока сопр жени  соединены с выходами первой группы блока управлени , выходы элементов И первой группы соединены с входами конца преобразовани  соот

элемелтов И третьей группы соединены IG ветствующего блока опроса канала,

с входами запуска соответствующих ака jnoro-цифровых преобразователей,, а выводы второй группы - с управл ющими входами соответствующих элементов па- М ти, первый выход блока сопр жени  соединен с входами устаьовкк первого и второго триггеров,второй выход блока сопр жени  соединен с тактовь-м вхо дом первого триггера, инверсный выход которого соединен с тактовым входом второго триггера, а пр мой выход - с вторым входом первого элемента РЛИ, выход которого соединен с установочными входами блока выбора источника дискретизации и блоков опроса канала, 1 информационные входы блока выбора источника дискретизации  вл ютс  входами задани  частоты дискретизации устройства, вход запуска блока выбора источника дискретизации  вл етс  входом запуска устройства, третий выхоп, блока сопр жени  соед ..ен с управл ющим входом блока выбора источника дискретизации , а четвертый выход - с входом разрешени  блока выбора источника дискретизации, первый которого соединен с входом запуска б пока формировани  частот дискретизацииs управл ющие входы которого соединены с выходами четвертой группы бпока сопр жени , второй выход блока пыбора источника дискретизации соединен с входом запуска блока управлени , а третий выход - с первые входом второго элемента ИЛИ, выход которого соединен с первыми тактовыми входами блоков опроса канала, а второй вход - с выходом блока формировани  частот дискретизации , вторые тактовые входы блоков опроса канала и тактовый вход блока управлени  соединены с выходом генератора тактовых импульсов,, п тый выход блока сопр жени  соединен с входами разрешени  блоков оп

лы - с входами запуска блоков опроса канала и входами первой труппы элементов И третьей группы, первыми входами элементов И, управл ющими входами мультиплексора, выходы второй группы блока сопр жени  подключены к адресной шине дл  подключени  к ЭВМ, тактовые входы блока сопр жени  соединены с выходами первой группы блока управлени , выходы элементов И первой группы соединены с входами конца преобразовани  соотвыходы первой, второй и третьей групп блока опроса канала соединены с входами второйf третьей и четвертой групп элементов И третьей группы,

выходы третьей группы блока опроса канала соединены с адресными входами мультиплексоров группы, выходы второй группы блока управлени  соединены с вторым входом соответствующего элемента И, выходы третьих элементов И соединены с входами запросов блока управлени , выход которого и управл ющий вход блока пам ти подключены к управл ющей шине

дл  подключени  к ЭВМ, информационные входы которого и выходы элементов И второй группы подключены к информационной шине дл  подключени  к ЭВМ, адресные входы блока пам ти

соединены с адресной шиной дл  подключени  к ЭВМ, выход второго триггера соединен с управл ющей шиной дл  под-- ключени  к ЭВМ, выходы третьей группы блока сопр жени  соединены с адресными входами соответствующих мультиплексоров .

2, Устройство по п. отличающеес  тем, что блок выбора источника дискретизации содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре элемента ИЛИ, элемент ИЛИ-НЕ, элемент И, два триггера, первые входы первого и второго элементов ИЛИ и входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  информациоиными входами блока, один из входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ  вл етс  вторым входом первого элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которо-

го  вл етс  вторым выходом блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом второго элемента ИДИ, выход которого соединен с тактовым входом первого триггера,

пр мор выход которого соединен с вторым входом элемента И, а инверсный выход - с первым входом третьего элег мента ИЛИ, выход которого  вл етс  третьим выходом блока, вхрд установки в О первого триггера и вход установки в J второго триггера  вл ютс  входом установки блока, БЫХ.ОД второго триггера соединен с вторыми входами третьего элемента ИЛИ и элемента ИЛИ-НЕ, выход которого  вл етс  первым выходом блока, первые входы элемента ИЛИ-НЕ, и четвертого элемента ИЛИ  вл ютс  входом запуска блока, второй вход четвертого элемента ИЛИ  вл етс  управл ющим входом блока, выход четвертого элемента ИЛИ соединен с тактовым входом второ-

то триггера, информационные входы пер-20 новки в О второго счетчика  вл ютс 

вого и второго триггеров подключены соответственно к шинам логической единицы и логического нул .

3.Устройство по п. 1, о т л и - чающе ес  тем, что блок управлени  содержит счетчик, дешифратор, мультиплексор, две группы элементов И, элемент ИЛИ, выход которого  вл етс  выходом блока, вход счетчика  вл етс  тактовым входом блока, выходы старших разр дов которого соединены с информационными входами дешифратора и адресными входами мультиплексора , информационные входы которого  вл ютс  входами запросов блока , управл ющий вход дешифратора  в-| л етс  входом запуска блока, выходы дешифратора соединены с входами пер- вой группы элементов И первой группы, выходы которых соединены с входами первой группы элементов И второй группы и  вл ютс  выходами первой группы блока, выход мультиплексора и выход младшего разр да счетчика соединены соответственно с входами второй груп- пы элементов И первой и второй групп, выходы элементов И второй группы соединены с входами элемента ИЛИ и  вл ютс  выходами второй группы блока.

4.Устройство по п. 1, отличающеес  тем, что каждый блок опроса канала содержит триггер, сдвиговый регистр, два счетчика, элемент И, группу элементов И, элемент ИЛИ, элемент ИЛИ-НЕ, группу элементов ИЛИ-НЕ, счетные триггеры, счетный вход первого счетчика  вл етс  вторым тактовым входом блока, первый вход элемента И - первым тактовым

входом блока, второй вход элемента И - входом запуска блока, выход элемента И соединен с тактовым входом триггера, выход которого соеди- нен с входом записи первого счетчика, установочные входы которого подключены к шинам логической единицы и логического нул , выход переполнени 

которого подключен к вхрду установки в О триггера и первому входу элемента ИЛИ, выход которого соединен с входом сдвига сдвигового регистра, выходы которого соединены, с входами

5 первой группы, элементов И группы и элементов ИЛИ-НЕ группы, вход выбора режима сдвигового регистра, второй вход элемента ИЛИ, входы установки в 3 счетных триггеров и вход уста

установочным входом блока, вход записи сдвигового регистра и тактовый вход второго счетчика соединены с одним из входов сдвигового регистра, входы второй группы элементов И группы  вл ютс  входом разрешени  блока, а выходы - выходами первой группы блока, входы второй группы элементов ИЛИ-НЕ группы  вл ютс  входами конца преобразовани  блока, а выходы соединены с тактовыми входами соответствующих счетных триггеров, пр мые выходы которых соединены с входами элемента ИЛИ-НЕ, выход которого соединен со счетным входом второго счетчи

третьей группы блока, инверсные выходы счетных триггеров  вл ютс  выходами второй группы блока, установочный вход второго счетчика подключен к шине логического нул , установочный вход сдвигового регистра - к шине логической единицы, а установочные

входы группы л .

- к шине логического ну

5. Устройство по п. 1, отличающеес  тем, что блок сопр жени  содержит дешифратор, первый элемент сравнени , первую группу эле- метов И, элементы НЕ, элемент ИЛИ, шесть регистров и узлы управлени , каждый из которых содержит седьмой и восьмой регистры, первый и второй счетчики, второй элемент сравнени , вторую группу элементов И, выходы , которых  вл ютс  выходами второй группы блока, выходы седьмого и восьмого регистров соединены с входами

Первой группы второго элемента сравнени ,выходы первого и второго счетчиков соединены с входами первой группы . элементов И второй группы и входами второй группы второго элемента сравнени , информационные входы регисров и установочные входы счетчиков  вл ютс  информационными входами блока, счетные входы первого и второго счет- чиков и входы второй группы элемен- ,тов И второй .группы  вл ютс  тактовыми входами блока, управл ющие входы дешифратора, первого и второго элементов сравнени  и первый вход эле- мента ИЛИ  вл ютс  управл ющими входами блока, один из управл ющих входов блока  вл етс  ц тым выходом блока, информационные входы, дешифратора  вл ютс  адресными входами бло- , ка, выходы группы которого соединены с входами записи соответствующих регистров и счетчиков, выход дешифратора  вл етс  вторым выходом блока , выходы второго элемента сравнени  каждого узла управлени  соединены с входами элементов НЕ и первого эле- . мента сравнени , входы второй группы которого соединены с шиной логической единицы, выходы элементов НЕ соединены с входами первой группы элементов. И первой группы, выход первого элемента сравнени  соединен с вторым входом элемента ИЛИ, выход которого  вл етс  первым выходом блока, выходы группы первого регистра соединены с входами второй группы элементов И первой группы, выходы которых  вл ютс  выходами первой группы блока, первый и второй выходы первого регистра  вл ютс  соответственно третьим и чет-: вертым выходами блока, выходы второго регистра  вл ютс  выходами третьей группы блока, выходы третьего, четвертого , п того и шестого регистров  вл ютс  выходами четвертой группы блок а.

Фиг.1

( Начало )

Устанобкаблока / 5 исходное состо ние

Загрузка регистров элемента 76-1

Загрузка pezucmpoo лемента 76-N

(Счетчикоб) (CvemwKoS)

Загрузка регистра вв

м

Загрузка регистра 89

Г 3агрузка регистра 90

ГЗагрузка регистра 9i

Загрузка регистра 92

mm

Загрузка регистра 87

Фаг.7

Установка триггера 2.

Г АКК ---ин(р. | ОИТ-1Е

юздейс- ист

t

Адреса оаоны

т

Установка Компаратора 81(6ухдда) t: oJ Установка компаратора аЦоыхода} 6.0

выдача си&на- ig,, Конец ра- . . устроистбо

АКК--аккумул тор микро-ЭВМ

Загрузка регистров элемента 76-1

РШрузка младше- о байта конечного адреса Я& 77

Загрузка старшего байта конечно- J.O адреса (R& 78)

Загрузка младшего байта начального адреса (СЛ 9)

Загрузка старшего байта началь-. JJQBQ адреса (СТ80}

Загрузка регистров ж мен т а 76-М

. ОИТОв

.инф ОИТОА

QHTOC

Загрузка младшего байта конеи- ЈOsoadpeca{RB77)

Заврузка старшего Sou та конечно- W адреса (R& 78}

Нагрузка младшего байта начального адреса (СТ 79)

зка старшего байта начало-. ново адреса(CT8Q)

Запись инфор- Змации озону пам ти

Фиг.8

Редактор М. Недолуженко

Составитель И, Карпова Техред к. Ходанич

Выдача текущего адреса на шину 2.3

Нет

Инквементна+1 содержимого счетчиков 79,80

Корректор М.Шароши