SU968856A1 - Устройство дл контрол полупроводниковой пам ти - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам и может .быть использовано дл  функционального контрол  как отдельных корпусов микросхем, оперативных запоминающих устройств (ОЗУ), так и построенных на их основе массивов полупроводниковых ОЗУ произвольной емкости и организации.

Известны устройства дл  контрол  полупроводниковой пам ти С 3

Одни из известных устройств основаны на использовании ЭВМ или контроллеров на базе ЭВМ дл  хранени  программ входных воздействий тестовых процедур микросхем ОЗУ, а также дл  реализации процесса контрол  выходных реакций тестируемых микросхем ОЗУ D.

Недостатками этих устройств  вл ютс  их громоздкость и сложность при проведении функционального контрол  каким-либо методом. Кроме того, недостатком  вл етс  неполнота тестировани , так как контроль микросхем ocyj :

ществл еТс  только по считываемой информации , остальные состо ни  таблицы истинности не учитываютс .

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  контрол  полупроводниковюй пам ти , содерж1аи(ее генератор тактовых импульсов, генератор тестовых импульсов , блок формировани  временной диаграммы , компаратор, мультиплексор, накопители и блок управлени  f2j.

Недостатками этого устройства  вл ютс  большие аппаратурные затраты и невысокое быстродействие, объ сн ющеес  тем, что дл  локализации неисправностей требуетс  значительное врем .

Целью изобретени   вл етс  повыше ние быстродействи  и упрощение устройства .

Claims (3)

1. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  полупроводниковой пам ти, содержащее генератор синхросигналов, выход которого подключен к первому входу анализатора сигналов, втррой вход которого  вл ет с  входом устройства, мультиплексор, выход которого  вл етс  одним из выходов устройства, введены дешифратор сумматоры по модулю два и счетчик, вход которого подключен к выходу гене ратора синхросигналов, а выходы соединены соответственно со входами дешифратора , одними из входов мультиплексора , входами сумматоров по модул два и третьим входом анализатора сигн лов, выход одного из сумматоров по модулю два соединен с другим входом мультиплексора, один из выходов дешифратора и выходы сумматоров по модулю два  вл ютс  другими выходами устройства. На чертеже изображена функциональна  схема устройства дл  контрол  полупроводниковой пам ти. Устройство содержит генератор 1 синхросигналов, двоичный счетчик 2 с количеством разр дов .кн-6 ( где И количество адресных входов контролируемого ОЗУ), дешифратор 3 (2. -), мультиплексор 4 (2 И - vi), сумматоры 5 и 6 по модулю два. Входы и выходы устройства подключаютс  к блоку контролируемой полупроводниковой па-° м ти 7 СВИС ОЗУ). В качестве анализатора 8 сигналов в устройстве используетс  сигнатурный анализатор 3 3Конструктивно устройство выпoJ нeно так, что блок 7 соедин етс  с остальными элементами устройства и анализатором 8 с помощью интерфейсной коммутационной матрицы 9, различной дл  различных цоколевок корпусов (показанной пунктиром). Устройство работает следующим образом . Генератор 1 синхросигналов запуска ет счетчик 2, который, работа  в режи ме непрерывного пересчёта, с помощью выходов разр дов О . и 1 и дешифратора 3 вырабатывает следующие друг за другом сигналы дешифрируемых статусов О, 1, 2 и 3 длительноетью каждый по такту (периоду ) синхросигнала и имеющие активным нулевое значение. Один из этих сигналов - ста тус 2 используетс  в качестве сигна ла разрешени  выборки тестируемого Kopпуса блока 7. Такое формирование сигнала разрешени  выборки гарантирует, что его переключени  имеют место внут ри сигналов чтение/запись, Входа данных и, что самое главное, - внутри пере1спючени  адресов. Выходы разр дов , 2,3,... ,(и-1 - высокочастотна  адресна  группа - счетчика 2 подключаютс  соответственно к двум группам по К входов мультиплексора 4, Управл ющий вход мультиплексора при своем нулевом состо нии (х 0 передает на выход, мультиплексора i, т,е. на вход тестируемого блока 7, низкочастотную адресную группу разр дов (2+И+2;, (2+ii+3h..(2n+3) счетчика 2, а при X 1 - высокочастотную адресную группу разр дов 2,3,..., (2+И-(-1) счетчика 2. При х О имеет место команда Запись информации, а при X 1 - команда Чтение, которые производ тс  при подаче через мультиплексор на адресные входы блока 7 высокочастотной адресной группы , т.е, чтение всегда производитс  по всему лолю адресов, перебираемых высокочастотной адресной группой, а запись производитс  по адресу, заданному низкочастотной адресной группой, котора  сдвигает записываемую информацию по медленно перебираемым адресам, и после записи в каждый адрес происходит переключение на задание адресов высокочастотной адресной группой, когда производитс  считывание информации по всему полю блока 7. Стимул ци  сигнала запись/чтение .производитс  разр дом 2+и, следующим за старшим разр дом 2+И-1 высокочастотной адресной группы счетчика 2. Этот сигнал логически объедин етс  сумматором по модулю два 5 со следующим (2+УН-1)-ым разр дом счетчика 2, что обеспечивает формирование последовательности команд вида Запись, Чтение , Чтение, Запись, т.е. выход разр да 2-«-и счетчика 2 с изменением фазы в середине с помощью сумматора по модулю два 5, на один вход которого подан разр д 2+и счетчика 2, а на второй вход - следующий разр д (2+уг+11 счетчика 2,  вл ющийс  одноВременно стимул тором входа данных тестируемого блока 7. Во врем  теста, например сдвига нул  на фоне единиц, происходит об зательное восстановление фона после теста каждой  чейки. Так что после Первой половины общего теста, т.е. теста сдвига нул  в поле тестируемого блока 7 будет исходный фон единиц, который должен быть заменен полностью на фон нулей дл  реализации во врем  второй половины общего теста, теста сдвига единиц на фоне нулей. Дл  этого сумматор по модулю два 6 мен ет фазу стимул ции сигнала входа данных тестируемого бло ка 7, поскольку на один вход сумматора по модулю два 6 подан разр д (2-ни-О стимул ции входа данных, а на второй вход - выход последнего исполь зуемого разр да (.) счетчика 2. Таким образом, D первой четверти общего времени теста происходит заполнение пол  тестируемого блока 7 фо ном единиц, во второй четверти - тест сдвиг нул  на фоне единиц и восстанов ление фона единиц после теста каждой  чейки. В третьей четверти имеет место заполнение пол  тестируемого блока 7 фоном нулей, в четвертой четверти .- тест сдвиг единицы на фоне нулей и восстановление фона нулей после теста каждой  чейки, что и реализует общую концепцию теста сдвига информации на инверсном фоне. Выход тестируемого блока 7 подаетс  на информацион ный вход используемого в качестве ана лизатора сигналов сигнатурного анализатора 8,. вход старт/стоп которого управл етс  от последнего используемо го разр да счетчика 2, а синхровход получает сигналы синхронизации от ге нератора 1 синхросигналов. Использование сигнатурного анализатора 8 обес печивает возможность контрол  выходны реакций тестируемого блока 7 не только во врем  считывани , но,что особен но существенно, контрол  выходных реакций при всех возможных состо ни х таблиц истинности тестируемого блока а именно: при запрете чтени , при запрете записи, при разрешении записи, Это обусловлено,тем, что прием вУхадHbtx реакций в сигнатурный анализатор производитс  по каждому без исключени  синхросигналу генератора 1, Поэтому за врем  каждого адреса будет прин та с опредленной избыточностью выходна  реакци  при запрете записи. 968 6 при разрешении записи, при запрете чтени  и при разрешении чтени . Имеюща  место избыточность особого значени  не имеет в св зи с применением сигнатурного анализа, обеспечивающего сжатие двоичной информации произвольной длины в короткую сигнатуру с .ведьма высокой достоверностью. Врем  тестировани  предложенным устройством достаточно мало по сравнению со временем, реализуемым известным устройством. Формула изобретени  Устройство дл  контрол  полупроводниковой пам ти, содержащее генератор синхросигналов, выход которого подключен к первому входу анализатора, сигналов, второй вход которого  вл етс  входом устройства, мультиплексор, выход которого  вл етс  одним из выходов устройства, отличающеес  тем, что, с целью повышени  быстродействи  и упрощени  устройства, в него введены дешифратор, сумматоры по модулю два и счетчик, вход которого подключен к выходу генератора синхросигналов , а выходы соединены соответственно со входами дешифратора, одними из входов мультиплексора, входами сумматоров по модулю два и третьим входом анализатора сигналов, выхоД одногоиз сумматоров по модулю два соединен с другим входом мультиплексора, один из выходов дешифратора и выходы сумматоров по модулю два  вл ютс  другими выходами устройства. Источники информации прин тые во внимание при экспертизе 1. Электронна  промышленность, 1977, К 2, с. 20-24.
2. 2.Авторское свидетельство СССР М 771730, кл..Г, 11 С 29/00, 1973 (прототип).
3. 3. Электроника, 1977, № 5, с. 71.