SU1532921A1 - Division device - Google Patents
Division device Download PDFInfo
- Publication number
- SU1532921A1 SU1532921A1 SU884380519A SU4380519A SU1532921A1 SU 1532921 A1 SU1532921 A1 SU 1532921A1 SU 884380519 A SU884380519 A SU 884380519A SU 4380519 A SU4380519 A SU 4380519A SU 1532921 A1 SU1532921 A1 SU 1532921A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- counter
- adder
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в цифровых измерительных приборах и арифметических устройствах. Цель изобретени - повышение быстродействи устройства. Устройство дл делени содержит счетчик 1 делимого, регистр 2 основани системы счислени , регистр 3 делимого, регистр 4 делител , регистр 5 остатка делимого, дополнительный регистр 6, сдвигающий регистр 7, первый и второй сумматоры 8, 9, коммутатор 10, счетчик 11 результата, состо щий из N + 1 параллельно включенных счетчиков 11-1, 11-2, 11-3, ... 11-(N+1), первый и второй элементы 12, 13 задержки, элемент НЕ 14, первый и второй элементы ИЛИ 15, 16, элемент И 17, схему 18 сравнени , дешифратор 19 нул , преобразователь 20 кода, шину 21 управлени , вход 22 тактовой частоты, шину 23 логической единицы и выход 24, соединенные между собой функционально. 1 ил.The invention relates to computing and can be used in digital measuring instruments and arithmetic devices. The purpose of the invention is to increase the speed of the device. The device for dividing contains counter 1 divisible, register 2 of the base of the number system, register 3 divisible, register 4 divider, register 5 remainder of the dividend, additional register 6 shifting register 7, first and second adders 8, 9, switch 10, counter 11 of the result, consisting of N + 1 parallel-connected counters 11-1, 11-2, 11-3, ... 11- (N + 1), first and second elements 12, 13 delays, NOT element 14, first and second elements OR 15, 16, element 17, comparison circuit 18, decoder 19 zero, code converter 20, control bus 21, clock frequency input 22, 23 l bus cal unit and outlet 24 interconnected operatively. 1 il.
Description
г|истр 4 делител , регистр 5 остатка Делимого, дополнительный регистр 6, qflBHraranym регистр 7, первый и второй сумматоры 8, 9, коммутатор 10, счетчик 11 результата, состо щий из (п+1) параллельно включенных счетчиков 11-1, 11-2, 11-3,. о., П-(п+1), первый и второй элементы 12, 13 задержки , элемент НЕ 14, первый и второй элементы ИЛИ 15, 16, элемент И 17, схему 18 сравнени , дешифратор 19 нул , преобразователь 20 кода,шину 21 управлени , вход 22 тактовой частоты, шину 23 1 и выход 24, соединенные между собой функционально. 1 ил.d | istr 4 dividers, register 5 remainder of the Divisible, additional register 6, qflBHraranym register 7, first and second adders 8, 9, switch 10, counter 11 of the result, consisting of (n + 1) in parallel included meters 11-1, 11 -2, 11-3 ,. O., P- (p + 1), first and second delay elements 12, 13, NOT element 14, first and second elements OR 15, 16, element AND 17, comparison circuit 18, decoder 19 zero, code converter 20, bus 21 controls, 22 clock frequency input, bus 23 1 and output 24, which are functionally interconnected. 1 il.
Изобретение относитс к вычисли- тельной технике и может быть использовано в цифровых измерительных при- (jiopax и арифметических устройствах.The invention relates to computing technology and can be used in digital measuring instruments (jiopax and arithmetic devices).
Цель изобретени - повышение быстродействи .The purpose of the invention is to increase speed.
На чертеже представлена функциональна схема устройства.The drawing shows the functional diagram of the device.
Устройство дл делени содержит счетчик 1 делимого, регистр 2 основани системы счислени , регистр 3 делимого, регистр 4 делител , регистр 5 остатка делимого, дополнительный регистр 6, сдвигающий регистр 7, первый 8 и второй 9 сумматоры, коммута- гор 10, счетчик 11 результата, состо щий из (п+1) параллельно включенных счетчиков 11-1, 11-2,.„.11(п+1) , первый 12 и второй 13 элементы за держки, элемент НЕ 14, первый 15 и второй 16 элементы ИЛИ, элемент И 17, схему 18 сравнени , дешифратор 19 нул , преобразователь 20 кода, шину 21 управлени , вход 22 тактовой частоты, шину 23 1 и выход 24, соединенные между собой функционально„ Регистры 2 и 3 выполнены с трем состо ни ми на выходе ,,The device for dividing contains counter 1 of the dividend, register 2 of the base of the number system, register 3 of the dividend, register 4 of the divider, register 5 of the remainder of the dividend, additional register 6 shifting the register 7, first 8 and second 9 adders, commutator 10, counter 11 of the result consisting of (n + 1) parallel-connected counters 11-1, 11-2,. 11. (n + 1), the first 12 and second 13 elements of the support, the element NOT 14, the first 15 and the second 16 elements OR , element 17, comparison circuit 18, decoder 19 zero, code converter 20, control bus 21, clock frequency input 22, bus 23 1 yield 24 interconnected functionally "registers 2 and 3 are provided with tri-state output ,,
Устройство работает следующим образомThe device works as follows
Перед началом делени в регистр 2 записываетс код основани В системе счислени , в которой осуществл етс деление чисел, в регистр 3 - делимое М, в регистр 4 - делитель N, счетчики 1,11-1, 11-2,0ос,11-(п+1) и регистры 5, 6 и 7 обнул ютс (шины начальной установки и записи операндов на схеме не показаны)„ Пока на шине 21 управлени не установлен актив ный сигнал, на управл ющий вход регистра 2 основани системы счислени поступает запрещающий уровень, при котором выход регистра 2 находитс в третьем (высокоимпедансном)Before the start of division, the base code is recorded in register 2. In the number system in which the division of numbers is carried out, register 3 is the dividend M, register 4 is the divisor N, counters 1.11-1, 11-2.0os, 11- ( n + 1) and registers 5, 6 and 7 are zeroed out (initial setup buses and operand records are not shown in the diagram) "While the control signal 21 does not have an active signal, the control input of the number 2 base system receives a deny level in which the output of register 2 is in the third (high-impedance)
00
5five
00
5 five
Q Q
5five
00
5five
состо нии, а на управл ющий вход регистра 3 делимого через элемент НЕ 14 поступает разрешающий уровень, т.е. содержимое регистра 3 поступает на информационный вход счетчика 1 делимого оstate, and to the control input of the register 3 of the dividend through the element NOT 14 the resolving level arrives, i.e. Register 3 is fed to the information input of the counter 1 of the dividend
Операци делени начинаетс с установки активного уровн на шине 21, который поступает на вход записи сдвигающего регистра 7 и переписывает единицу с шины 23 в первый разр д этого регистра. Одновременно сигнал с шины 21 через элемент ИЛИ 16 поступает на вход записи счетчика 1 и переписывает в него делимое из регистра 3„ Элемент 12 задержки задерживает распространение сигнала с шины 21 на врем , достаточное дл записи делимого в счетчик 1, после чего выход регистра 3 делимого переходит в третье состо ние, а код основани В системы счислени с выхода регистра 2 поступает на информационный вход счетчика 1„The division operation begins with the installation of the active level on the bus 21, which is fed to the input of the recording of the shift register 7 and rewrites the unit from the bus 23 to the first digit of this register. At the same time, the signal from bus 21 through the element OR 16 is fed to the input of the record of counter 1 and rewrites the dividend from register 3 into it. “The delay element 12 delays the propagation of the signal from bus 21 for a time sufficient to write the dividend to counter 1, after which the output of register 3 of the dividend enters the third state, and the base code B of the number system from the output of the register 2 enters the information input of the counter 1
После установки активного уровн на шине 21 на вход 22 начинают поступать импульсы тактовой частоты Каждый тактовый импульс вычитает единицу из содержимого счетчика 1 и запись в регистр 6, Сумматор 8 суммирует содержимое регистра 5, которое пока равно нулю, с содержимым регистра 6, которое мен етс с приходом тактовых импульсов, и единичным кодом , поступающим с первого выхода сдвигающего регистра 7. Выходной код сумматора 8 через сумматор 9 поступает на информационный вход регистра 60 Таким образом, содержимое регистра 6 и код на выходе сумматора 8 увеличиваютс на единицу с приходом каждого тактового импульса, причем код на выходе сумматора 8 все врем на единицу больше содержимого регистра 6.After the active level is set on bus 21, clock 22 begins to arrive at input 22. Each clock pulse subtracts one from the contents of counter 1 and writes to register 6, Summer 8 sums the contents of register 5, which is still zero, with the contents of register 6, which changes with the arrival of clock pulses, and a single code received from the first output of the shift register 7. The output code of the adder 8 through the adder 9 enters the information input of the register 60 Thus, the contents of the register 6 and the exit code sum The torus 8 increases by one with the arrival of each clock pulse, and the code at the output of the adder 8 all the time is one more than the contents of register 6.
Рассмотрим случай, когда делимое М больше делител N.Consider the case when the divisible M is greater than the divisor N.
Схема 18 сравнени сравнивает код на выходе сумматора 8 с кодом делител , записанным в регистре 4. Как только эти коды станов тс равными, выход схемы 18 сравнени переходит в активное состо ние и разрешает преобразование пр мого кода делител в дополнительный код, которое осуществл ет преобразователь 20 кода. При пассивном состо нии выхода схемы 18 сравнени на выходе преобразовател 20 находитс нулевой код.The comparison circuit 18 compares the code at the output of the adder 8 with the divider code recorded in register 4. Once these codes become equal, the output of the comparison circuit 18 goes into the active state and enables the conversion of the forward divider code into an additional code that the converter performs 20 code. In the passive state of the output of the comparison circuit 18, at the output of the converter 20 there is a zero code.
Дополнительный код делител поступает на второй вход сумматора 9, на первый вход которого поступает выходной код сумматора 8„ Таким образом, сумматор 9 вычитает делитель из выходного кода сумматора 8, который также равен делителю, Toe на информационный вход регистра 6 поступает нулевой кодThe additional divider code arrives at the second input of the adder 9, the first input of which receives the output code of the adder 8 “. Thus, the adder 9 subtracts the divisor from the output code of the adder 8, which is also equal to the divisor, Toe to the information input of the register 6 receives the zero code
Очередной тактовьй импульс через элемент И 17, открытый активным уровнем выхода схемы 18 сравнени , поступает на информационный вход коммутатора Ю„ На первый управл ющий вход коммутатора 10 с первого выхода сдвигающего регистра 7 поступает единичный уровень, поэтому тактовьй импульс с информационного входа коммутатора 10 поступает на его первый выход, а затем - на счетный (суммирующий) вход счетчика 11-1,The next clock pulse through the element 17, opened by the active level of the output of the comparison circuit 18, enters the information input of the switch Yu. The first control input of the switch 10 from the first output of the shift register 7 receives a single level, therefore the clock pulse from the information input of the switch 10 goes to its first output, and then to the counting (summing) input of the counter 11-1,
По этому же тактовому импульсу в регистр 6 записываетс нулевое значение , после чего выход схемы 18 сравнени переходит в пассивное состо ние , закрывает элемент И 17 и устанавливает нулевой код на выходе преобразовател 20 кода„By the same clock pulse, a zero value is written to the register 6, after which the output of the comparison circuit 18 goes into the passive state, closes the AND 17 element and sets the zero code at the output of the code converter 20
Описанный цикл повтор етс до тех пор, пока содержимое счетчика 1 делимого не станет равным нулю Как. только это происходит, на выходе . счетчика 1 формируетс импульс, который поступает на вход сдвига регистра 7 и сдвигает единицу с его первого выхода во второй, отключа счетный вход счетчика 11-1 и подключа информационный вход коммутатора 10 к счетному входу счетчика 11-2„ Одновременно импульс с выхода счетчика 1 поступает на его вход записи через элемент ИЛИ 16, что приводит к перезаписи из регистра 2 в этот счетчик основани В системы счислени „ ЭтотThe described cycle is repeated until the contents of counter 1 of the dividend become zero. How. only this happens at the exit. counter 1, a pulse is generated, which is fed to the shift input of the register 7 and shifts the unit from its first output to the second, disconnecting the counting input of the counter 11-1 and connecting the information input of the switch 10 to the counting input of the counter 11-2 "At the same time, the pulse from the output of the counter 1 arrives at its entry entry through the element OR 16, which leads to rewriting from register 2 into this counter of the base B number system "This
же импульс осуществл ет перезапись содержимого регистра 6 в регистр 5 и обнуление регистра 6 с некоторой задержкой, достаточной дл этой пе- резаписИо Задержку обеспечивает элемент 13 задержки.the same pulse performs the rewriting of the contents of register 6 into register 5 and resetting register 6 with some delay sufficient for this rewriting. Delay 13 provides a delay.
Таким образом, после обнулени Thus, after zeroing
0 счетчика 1 делимого в счетчике 11-i записываетс цела часть результата делени , а в регистре 5 - некотора величина С ,, вл юща с остатком делимого после определени целой части0 counter 1 divisible in counter 11-i is recorded the whole part of the result of division, and in register 5 - some value C, which is the remainder of the dividend after determining the integer part
5 результата делени 05 division results 0
Теперь на выходе сумматора 8 формируютс суммы: С1+С,2С, ; ЗС,; .,, , (0+1)0,, где , 2, 3„ Как только величина (т+ОСNow, at the output of the adder 8, the sums are formed: C1 + C, 2C,; AP ,; . ,,, (0 + 1) 0 ,, where, 2, 3 „As soon as the value (t + OS
0 становитс равной или большей делител , выход схемы 18 сравнени переходит в активное состо ние, на выходе сумматора 9 формируетс разность (m+l)C -N, элемент И 17 открывает5 с 0 Очередной тактовый импульс запи- сьцзаетс в счетчик 11-2, разность Г(т+1)С,-к - в регистр 600 becomes equal to or greater than the divider, the output of the comparison circuit 18 goes to the active state, the difference (m + l) C -N is generated at the output of the adder 9, the AND 17 element opens 5 with 0. The next clock pulse is recorded into the counter 11-2, difference G (t + 1) C, -k - in register 60
Далее процесс продолжаетс до тех пор, пока вновь не обнулитс счет0 чик 1. Очевидно, что к этому моменту в счетчике 11-2 записано число, равное целой части отношени , т.е. значение первого после зап той разр да дробной части результата делени М на N. После обнулени счет- чика 1 в регистре 5 записана некотора величина С2, вл юща с остатком делимого после определени первого дробного разр да результата делени ,Further, the process continues until the counter 1 is reset again. It is obvious that by this time a number equal to the integer part of the ratio, i.e. the value of the first after the bit fractional part of the result of dividing M by N. After zeroing the counter 1 in register 5, a certain value C2 is written, which is the remainder of the dividend after determining the first fractional bit of the division result,
л В сдвигающем регистре 7 единичный уровень сдвигаетс на третий выход, т.е. теперь импульсы с информационного входа коммутатора 10 поступают на счетный вход счетчика 11-3, в ко5 тором подсчитываетс значение второго после зап той разр да дробной части результата делени „In shift register 7, the unit level is shifted to the third output, i.e. now the pulses from the information input of the switch 10 arrive at the counting input of the counter 11-3, in which the value of the second after the digit bit of the fractional part of the result of the division of
Операци делени продолжаетс до тех пор, пока единичный уровень неThe division operation continues until the unit level
0 окажетс на (п+2)-м выходе сдвигающего регистра 7, где п - заданное количество разр дов в дробной части результата делени , Через элемент ИЛИ 15 активный сигнал с (п+2)-го0 will appear on the (n + 2) th output of the shift register 7, where n is the specified number of bits in the fractional part of the division result, Through the OR 15 element, the active signal from the (n + 2) th
е выхода регистра 7 поступает на выход 24 устройства дл считывани результата и завершени операции делени ,, Этим же сигналом сдвигающий регистр 7 обнул етс The register output 7 enters the output 24 of the device for reading the result and completing the division operation, With the same signal, the shift register 7 is zeroed.
5five
715715
В том случае, когда делимое М меньше делител N, на этапе определени целой части результата делени счетчик 1 делимого обнул етс раньше , чем на выходе схемы 18 сравнени формируетс активный уровень, и в счетчике 11-1 целой части результата остаетс записанным нулевое значе- ние.In the case when the dividend M is less than the N divider, at the stage of determining the integer part of the division result, the counter 1 of the dividend is zeroed earlier than the output of the comparison circuit 18 the active level is formed, and in the counter 11-1 the integer part of the result remains recorded .
Дешифратор 19 нул позвол ет ус- к4рить вычисление, так как если на выходе сумматора 8 устанавливаетс нулевое значение, т.е. остаток делимого на каком-то промежуточном эта1- пе равен нулю, на выходе дешифратора 19 формируетс импульс, который че- рбз элемент ИЛИ 15 проходит на выход 24 устройства, и операци делени заканчиваетс „The decoder 19 zero allows us to accelerate the calculation, since if the output of the adder 8 is set to zero, i.e. the remainder of the dividend at some intermediate stage is equal to zero, at the output of the decoder 19 a pulse is formed, which is passed through the OR element 15 to the output 24 of the device, and the division operation ends
Фо-рмула изобретени P-rmula of the invention
Устройство дл делени , содержащее счетчик делимого, регистр остатка делимого, дополнительный регистр, первый и второй сумматоры, схему сравнени , регистр делител , дешифратор нул , счетчик результата, первый элемент- ИЛИ, элемент И и вход тактовой частоты устройства, соеди- ненный с первым входом элемента И и счетным входом счетчика делимого, вЫход первого сумматора соединен с- входом дешифратора нул , выход второго сумматора соединен с информационным входом дополнительного регистра , выход регистра делител соединен с первым входом схемы сравнени , выход которой соединен с вторым входом элемента И, а выход первого элемента ИЛИ вл етс выходом устройства , отличающеес тем, что, с целью повышени быстродействи , в него введены регистр делимого регистр основани системы счислени , сдвигающий регистр, коммутатор, преобразователь кода, второй элемент ИЛИ, первый и второй элементы задержки s элемент НЕ, шина логической единицы и шина управлени , котора сое- динена с первым входом второго элемента ИЛИ, входом записи сдвигающего регистра и входом первого элементаA device for dividing, containing the dividend counter, the register of the remainder of the dividend, the additional register, the first and second adders, the comparison circuit, the divider register, the decoder zero, the result counter, the first OR element, the AND element and the clock frequency input of the device connected to the first the input element And the counting input of the counter divisible, the output of the first adder is connected to the input of the decoder zero, the output of the second adder is connected to the information input of the additional register, the output of the register divider is connected to the first input Comparison circuits, the output of which is connected to the second input of the AND element, and the output of the first OR element is the output of the device, characterized in that, in order to improve speed, a divisible register of the number base system, a shift register, a switch, a code converter, the second element OR, the first and second elements of the delay s is NOT the bus of a logical unit and the control bus that is connected to the first input of the second OR element, the input of the shift register and the input of the first element
00
5 0 Q 5 -п 5 0 Q 5 -n
5five
1818
задержки, выход которого соединен с входом управлени регистра основани системы счислени и входом элемента НЕ, выход которого соединен с входом управлени регистра делимого, выход которого соединен с выходом регистра основани системы счислени и информационным входом счетчика делимого , выход второго элемента ИЛИ соединен с входом записи счетчика делимого , выход импульса обнулени которого соединен с входом сдвига сдвигающего регистра, вторым входом второго элемента ИЛИ, входом записи регистра остатка делимого и входом второго элемента задержки, выход которого соединен с входом обнулени дополнительного регистра, вход записи которого соединен с входом тактовой частоты устройства, а выход дополни- тельного регистра соединен с первым входом первого сумматора и информационным входом регистра остатка делимого , выход которого соединен с вторым входом первого сумматора,третий вход которого соединен с первым разр дным выходом сдвигающего регистра , а выход первого сумматора соединен с первым входом второго сумматора и вторым входом схемы сравнени , выход регистра делител соединен с информационным входом преобразовател кода, выход которого соединен с вторым входом второго сумматора , а вход управлени - с выходом схемы сравнени , шина логической единицы устройства соединена с информационным входом сдвигающего регистра (п+1) разр дных выходов которого соединены соответственно с уп- , равл ющими входами коммутатора, а (п+2)-й разр дный выход соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом дешифратора нул , а выход первого элемента ИЛИ соединен с входом обнулени коммутатора, счетчик ре-. зультата содержит (п+1) счетчиков, счетные входы которых соединены соответственно с (п+1) выходами коммутатора , информационный вход которого соединен с выходом элемента И.delay, the output of which is connected to the control input of the register of the base of the number system and the input of the element NOT, the output of which is connected to the control input of the register of the dividend, the output of which is connected to the output of the register of the base of the number system and information input of the counter of the dividend, the output of the second element OR is connected to the input of the record of the counter divisible, the output of the zeroing pulse of which is connected to the input of the shift shift register, the second input of the second element OR, the input of the register entry of the remainder of the dividend and the input the second the delay element, the output of which is connected to the zero-reset input of the additional register, whose recording input is connected to the clock frequency input of the device, and the output of the additional register is connected to the first input of the first adder and the information input of the register of the remainder of the dividend, whose output is connected to the second input of the first adder, the third input of which is connected to the first bit output of the shift register, and the output of the first adder is connected to the first input of the second adder and the second input of the comparison circuit, the output of the reg the separator is connected to the information input of the code converter, the output of which is connected to the second input of the second adder, and the control input - to the output of the comparison circuit; the bus of the logical unit of the device is connected to the information input of the shift register (n + 1) of the discharge outputs -, equalizing inputs of the switch, and (n + 2) -th bit output is connected to the first input of the first OR element, the second input of which is connected to the output of the decoder zero, and the output of the first OR element is connected to the input reset the switch, the counter re-. The result contains (n + 1) counters, the counting inputs of which are connected respectively to the (n + 1) outputs of the switch, the information input of which is connected to the output of element I.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884380519A SU1532921A1 (en) | 1988-02-18 | 1988-02-18 | Division device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884380519A SU1532921A1 (en) | 1988-02-18 | 1988-02-18 | Division device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1532921A1 true SU1532921A1 (en) | 1989-12-30 |
Family
ID=21356497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884380519A SU1532921A1 (en) | 1988-02-18 | 1988-02-18 | Division device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1532921A1 (en) |
-
1988
- 1988-02-18 SU SU884380519A patent/SU1532921A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР 693372, кло G 06 F 7/52, 1979, Авторское свидетельство СССР- № 1363203, кл„ G 06 F 7/60, 1986. Я * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1532921A1 (en) | Division device | |
| SU1280624A1 (en) | Device for multiplying the floating point numbers | |
| SU1290304A1 (en) | Multiplying device | |
| SU1578708A1 (en) | Arithmetical device | |
| SU1182653A1 (en) | Pulse frequency multiplier | |
| SU1365078A1 (en) | Device for dividing in excessive serial code | |
| SU1151959A1 (en) | Frequency multiplier | |
| SU1653153A1 (en) | Variable-ratio divider | |
| RU1791813C (en) | Device for integer division by constant of @@@ | |
| SU913373A1 (en) | Multipier of repetition frequency of periodic pulses | |
| SU517152A1 (en) | Periodic Pulse Frequency Multiplier | |
| SU935962A1 (en) | Time interval meter | |
| SU1471189A2 (en) | Square difference computer | |
| SU1280390A1 (en) | Digital filter | |
| SU1709308A1 (en) | Number divider | |
| SU1596322A1 (en) | Device for squaring binary numbers | |
| SU1206806A1 (en) | Device for editing list | |
| SU1162040A1 (en) | Digital accumalator | |
| SU1013872A1 (en) | Phase shift meter | |
| SU1334161A1 (en) | Device for computing average value | |
| SU1387016A1 (en) | Digital filter | |
| SU1347184A1 (en) | Frequecy divider with fractional division factor | |
| SU1116426A1 (en) | Device for searching numbers in given range | |
| SU1453583A1 (en) | Digital frequency synthesizer | |
| SU1658149A1 (en) | Dividing device |