SU1280390A1

SU1280390A1 - Digital filter

Info

Publication number: SU1280390A1
Application number: SU853885107A
Authority: SU
Inventors: Владимир Гаврилович Естигнеев; Алексей Евгеньевич Канаев; Александр Николаевич Кошарновский
Original assignee: Предприятие П/Я А-7638; Московский Институт Инженеров Гражданской Авиации
Priority date: 1985-04-15
Filing date: 1985-04-15
Publication date: 1986-12-30

Abstract

Изобретение относитс к области цифровой обработки сигналов и может быть использовано дл . вычислени .сумм произведений, дискретного преобразовани Фурье, обработки речи и изображений в реальном масштабе времени . Цель изобретени - повьшение быстродействи . Поставленна цель достигаетс за счет того, что цифро- . вой фильтр состоит из блоков 2,5,6, 7,9,21,22 посто нной пам ти, блока 27 элементов И, блока 6 посто ннойThe invention relates to the field of digital signal processing and can be used for. calculating the sum of products, discrete Fourier transform, speech and image processing in real time. The purpose of the invention is to increase the speed. This goal is achieved due to the fact that digital. a filter consists of blocks 2,5,6, 7,9,21,22 of permanent memory, block 27 of elements And, block 6 constant

Description

пам ти коэффициентов, сумматора 251 J4-I6, сумматора 13, регистра Jmemory coefficients, adder 251 J4-I6, adder 13, register J

по модулю два, элемента 24 НЕ, четы-результата, блока 8 синхронизации,modulo two, element 24 NOT, chet-result, block 8 synchronization,

рех элементов 17-20 И, двух мульти-блока 23 предварительного округлеплексоров 10,11, четырех регистровни , 1 з.п, ф-лы, 3 ил.rex elements 17-20 And, two multi-unit 23 pre-rounoflexors 10,11, four registers, 1 з.п, f-ly, 3 ill.

12803901280390

.1.one

Изобретение относитс к цифровой обработке сигналов и может быть использовано дл вычислени сумм произведений , дискретного преобразовани - Фурье, обработки речи и изображений в реальном времени.The invention relates to digital signal processing and can be used to compute the sum of products, the discrete Fourier transform, speech and image processing in real time.

Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.

На фиг.1 представлена структурна схема цифрового фильтра; на фиг.2 блок-схема блока предварительного округлени ; на фиг.3 - блок управлени .Figure 1 shows the block diagram of a digital filter; 2 is a block diagram of a pre-rounding block; 3 is a control unit.

Цифровой фильтр содержит регистр 1, блок 2 посто нной пам ти, регистр 3 результата, информационный выход 4 устройства, блок 5 посто нной пам ти, блок 6 посто нной пам ти коэффициентов, блок 7 посто нной пам ти , блок 8 синхронизации, блок 9 посто нной пам ти, мультиплексоры 10 и 1, двоичный реверсивный счетчик 12, двоичный сумматор 13, регистры 14-16, элементы И 17-20, блоки 21 иThe digital filter contains register 1, block 2 of permanent memory, register 3 of result, information output 4 of device, block 5 of permanent memory, block 6 of constant memory of coefficients, block 7 of permanent memory, block 8 of synchronization, block 9 fixed memory, multiplexers 10 and 1, binary reversible counter 12, binary adder 13, registers 14-16, elements AND 17-20, blocks 21 and

22посто нной пам ти, блок 23 предварительного округлени , элемент22 memory, pre-rounding block 23, item

НЕ 24, сумматор 25 по модулю два, вход 26 знака информации устройства, блок элементов И 27, информационный вход 28 устройства, первый выход 29 блока управлени устройства, вход 30 запуска устройства, вход 31 синхронизации устройства, второй 32, третий 33, четвертый 34 и п тый 35 выходы блока управлени устройством, Блок предварительного округлени NOT 24, an adder 25 modulo two, an input 26 of a device information mark, an element block AND 27, a device information input 28, a first device control unit output 29, a device start input 30, a device synchronization input 31, a second 32, a third 33, a fourth 34 and the fifth 35 outputs of the device control unit, the Pre-Rounding Block

23образуют блоки 36 и 37 посто нной пам ти, выход 38 и грулпа входов 39.23, blocks 36 and 37 of permanent memory, output 38 and gruppa of inputs 39 are formed.

Блок управлени устройством содержит RS-триггер 40, элементы И 41 и 42, элемент НЕ 43, двоичный счетчик 44 и одновибратор 45.The control unit of the device contains a RS-flip-flop 40, the elements And 41 and 42, the element HE 43, the binary counter 44 and the one-shot 45.

Устройство работает следующим образом .The device works as follows.

В основу работы цифрового фильтра положена следующа формула:The digital filter is based on the following formula:

у-гy-y

-Ни с i-r,- Not with i-r,

где Y - результат фильтрации; и. - входна информаци ; Н - фильтровые коэффициенты,where Y is the result of filtering; and. - input information; H - filter coefficients,

В исходном состо нии блок элементов И 27 закрыт дп прохода информации низким уровнем на первом выходе 29 блока управлени устройством В. По отрицательному импульсу, цришедше му на вход 30 запуска устройства, RS-триггер 40 переходит в состо ние I, а на выходе элемента НЕ 43 и, соответственно, на четвертом выходе 34 блока управлени устройством 8 формируетс положительный импульс, который обнул ет все регистры 1, 3, 14 - 16 и счетчики 12 и 44 устройства . Б результате этого на втором выходе 32 блока управлени устройством 8 устанавливаетс начальный (нулевой ) код. По окончании импульса запуска на первом выходе 29 блока управлени устройством 8 по вл етс положительный уровень, открывающий группу элементов И 27 дл прохода информации.In the initial state, the block of elements AND 27 is closed by passing the low level information on the first output 29 of the control unit of device B. On the negative impulse sent to the device start input 30, the RS flip-flop 40 goes to state I, and the output is NOT 43 and, respectively, a positive pulse is generated at the fourth output 34 of the control unit of the device 8, which zeroes all the registers 1, 3, 14-16 and the counters 12 and 44 of the device. As a result, an initial (zero) code is established at the second output 32 of the control unit of the device 8. At the end of the start-up pulse, a positive level appears at the first output 29 of the control unit of the device 8, opening a group of elements 27 for the passage of information.

Отрицательные импульсы синхронизации вл ютс стробами информации. Длительность этих импульсов определ етс продолжительностью тракта обработки информации, состо щего из следующих этапов.Negative sync pulses are information gates. The duration of these pulses is determined by the duration of the information processing path consisting of the following steps.

Этап I. Информаци , прошедша через блок элементов И 27, перекодируетс в блоке 7 в код СОК. Параллельно осуществл ет выборка коэффициентов из блока 6 в соответствии с адресом, установленным на втором выходе 32 бло§а управлени устройством 8.Stage I. The information passing through the block of elements 27 and is recoded in block 7 into the SOC code. In parallel, the coefficient is sampled from block 6 in accordance with the address set on the second output 32 of the control unit of the device 8.

Этап II. В блоке 5 производитс умножение информации на числовое значение фильтрового коэффициента. Параллельно на сумматоре 25 по модулю два определ етс знак результата умножени . Этап.III. Результат умножени округл етс в блоке 23 предварительного округлени . Параллельно в соответствии со знаком результата умноже ни , определ емым состо нием выхода сумматора 25 по модулю два (О соответствует знаку +, 1 - знаку -), открываетс элемент И 17 или 18 и осуществл етс выборка содержимого одного из регистров (1, 14) с помощью мультиплексора 11. Этап IV. Округленный результат на сумматорах 2 и 22 складываетс с числом , поступившим с выхода мультиплексора 1 1. Этап V. В блоке 9 производитс формирование сигналов переноса и поправок к старшим разр дам результата. Одновременно в соответствии с наличием (или отсутствием) переноса в старшие разр ды открываютс (или закрываютс ) элементы И 19 или 20 и производитс выборка соответствующего результата сложени с помощью мультиплексора 10.Stage II. In block 5, the information is multiplied by the numerical value of the filter coefficient. In parallel, modulo two of the modulator two determines the sign of the multiplication result. Stage III. The result of the multiplication is rounded in pre-rounding block 23. In parallel, in accordance with the sign of the result multiplied, determined by the output modulo 25 modulo two (O corresponds to +, 1 - to), AND 17 or 18 is opened and the contents of one of the registers are sampled (1, 14) using multiplexer 11. Phase IV. The rounded result on adders 2 and 22 is added to the number received from the output of multiplexer 1 1. Step V. In block 9, the transfer signals and corrections to the higher bits of the result are generated. At the same time, in accordance with the presence (or absence) of transfer to the higher bits, the elements AND 19 or 20 are opened (or closed) and the corresponding result of the addition is sampled using multiplexer 10.

1one

По положительному фронту сигнала синхронизации происходит изменение состо ни двоичного счетчика 44 и формирование положительного фронта тактового сигнала, который, пройд через открытый элемент И 17 или 18, производит запись информации в соответствук цие регистры поправки и регистр и осуществл ет соответствующее изменение состо ни двоичного реверсивного счетчика 12 (если имеетс сигнал переноса в старшие разр ды). Временной интервал, xapaктepизyюшJ йс высоким уровнем на входе синхронизации устройства 31, служит дл смены информации на информационном входе 28 устройства.The positive edge of the synchronization signal causes a change in the state of the binary counter 44 and the formation of a positive edge of the clock signal, which, having passed through the open element 17 and 18, records information in the corresponding correction registers and register and performs the corresponding change in the state of the binary reversible counter 12 (if there is a carry signal to higher bits). The time interval, characterized by a high level at the synchronization input of the device 31, serves to change information at the information input 28 of the device.

По отрицательному импульсу синхронизации последнего такта двоичный счётчик 44 формирует импульс переполнени , по окончании которого одновиб-50 On the negative sync pulse of the last clock cycle, the binary counter 44 generates an overflow pulse, at the end of which one-50

Claims

Rotor 45 generates another negative pulse, which, on the one hand, transfers RS-trigger 40 to the state O, and on the other hand, writes information to the result register 3 with its positive edge. The duration of the negative one-shot impulse must ensure that the following one are connected respectively to the first output of the constant value memory unit and the output of the second permanent memory unit, the third permanent memory unit, the synchronization unit, the first register and the result register, whose output is the information output filter, characterized in that, in order to improve speed, it introduced the fourth, fifth, sixth, seventh and eighth blocks of the permanent memory, a block of elements And, a fashion adder two, NOT element, four AND elements, two multiplexers, second, third and fourth registers, adder and reversible counter, the first output of the synchronization unit is connected to the first input of the AND element block, the output of which is connected to the address input of the second fixed memory block, the second output of the synchronization block is connected to the address input of the coefficient memory block, the second output of which is to submodule two, the output of which is connected to the control input of the first multiplexer, the first input of the first And element and the input of the NOT, the output to torogo podklk) chen to a first input of the second AND gate, whose output is connected to the clock inputs of the first and second registers and the first input of the third AND gate, the output of which radios: amendment entry in the register 15 or 16; adding the positive and negative corrections on the binary adder 13 and the operation of block 9 to convert the higher bits of the result coming from the binary reversing counter 12 in the forward or additional binary code in the case when the information is positive or negative and corrections to the high bits of the result coming. with a binary adder 13 in a similar form. The transition of the RS-flip-flop 40 to the state O closes the elements AND 41 -and 42 and, thus, puts the device into a waiting state. To start a new filtering cycle, the device must be started again. Claim 1. Digital filter containing a block of constant memory coefficients and the first block of permanent memory, the first and second address inputs of which are connected to the first input of the adder connected to the summing input of the reversible counter, the information output of which is connected to the first address input of the fourth block a fixed memory, the output of which is connected to the information input of the result register, the third output of the synchronization unit is connected to the second inputs of the first and second elements AND, the output of the first element AND connected to the clock inputs of the third and fourth registers and the first, the input of the fourth element I, the output of which is connected to the subtractive input of the reversible counter, the input of which is combined with the inputs of zeroing the result register, the first, second, third and fourth registers and connected to the fourth output of the synchronization unit whose fifth output is connected to the clock input of the result register, the output of the first block of the permanent memory is connected to the first address input of the fifth block of the permanent memory and the address in In the course of the sixth block of permanent memory, the output of which is connected to the second address input of the fifth block of permanent memory, the output of which is connected to the first address inputs of the third and seventh blocks of permanent memory, the output of the third block of memory is connected to the first information input of the second multiplexer and the address input of the seventh block of permanent memory, the first and second outputs of which are connected to the information inputs of the second and third registers, respectively, whose outputs are connected respectively to the first The second and second inputs of the adder, the output of which is connected to the second address input of the fourth block of the stored memory, the output of the seventh block of the permanent memory is connected to the second information input of the second multiplexer, the output of which is connected to the information inputs of the first and fourth registers whose outputs are connected respectively, to the first and second information inputs of the first switch, the output of which is connected to the second address inputs of the third and seventh blocks of permanent memory, the start input and clock input sync block are respectively input trigger and the input of filter synchronization input sign information, an information input of which are respectively a second input of the adder of modulo two and the second input of the AND block elements,

2. Filter popl, distinguishing and. and with the fact that the synchronization unit contains an RS trigger, two AND elements, an NOT element, a counter and a one-shot, the output of which is the fifth output of the block and connected to the R input of the RS flip-flop, the output of which is connected to the first inputs of the first and second And elements, the output of the second element And is the third output of the block and is connected to the counting input of the counter, the direct output of which is the second output of the block, and the inverse is connected to the input of the one-vibrator, the output of the element is NOT connected to the zeroing input of the counter and is the fourth output of the block per the output of which was the output of the first element AND, the first input of which is combined with the input of the element NOT, the S input of the RS flip-flop and is the input of the start of the block whose clock input is the second input of the second element I.