Claims (1)
Цифровой синтезатор частоты, содержащий тактовый генератор и после30 довательно соединенные первый параллельный регистр, первый сумматор кодов и блок управления, последовательно соединенные второй параллельный регистр и второй сумматор кодов, вы35 ход которого подключен к второму входу блока управления, первый умножитель кодов, входи выход которого подключены соответственно к выходу первого параллельного регистра и к 40 второму входу второго сумматора кодов, между выходом второго параллельного регистра и вторым входом первого сумматора включены последовательно соединенные второй умножитель 45 кодов и инвертор кода, а первый и второй выходы блока управления соединены соответственно с кодовым входом первого параллельного регистра и с кодовым входом второго параллельного ре50 гистра, отличающий ся тем, что, с целью повышения быстродействия, между выходом тактового генератора и входом разрешения записи первого параллельного регистра введен 55 блок тактовой задержки, при этом счетный вход блока управления и вход разрешения записи второго параллель-: ного регистра подключены к второму выходу блока тактовой задержки.A digital frequency synthesizer comprising a clock generator and serially connected first parallel register, first code adder and control unit, serially connected second parallel register and second code adder, the output of which is connected to the second input of the control unit, the first code multiplier, whose input and output are connected respectively, to the output of the first parallel register and to the 40 second input of the second adder codes, between the output of the second parallel register and the second input of the first adder and the second code multiplier 45 and the code inverter are connected in series, and the first and second outputs of the control unit are connected respectively to the code input of the first parallel register and to the code input of the second parallel register, characterized in that, in order to improve performance, between the clock output 55 and a clock delay unit is entered by the generator and the recording permission input of the first parallel register, while the counting input of the control unit and the recording permission input of the second parallel register are connected us to the second output of the clock delay block.