SU1509881A1

SU1509881A1 - Matrix squaring device

Info

Publication number: SU1509881A1
Application number: SU884400509A
Authority: SU
Inventors: Александр Валентинович Дрозд; Евгений Леонидович Полин; Владимир Николаевич Огинский; Виктор Николаевич Титаренко; Артур Вячеславович Лаздин
Original assignee: Одесский Политехнический Институт
Priority date: 1988-03-31
Filing date: 1988-03-31
Publication date: 1989-09-23

Abstract

Изобретение относитс к вычислительной технике и позвол ет возводить N - разр дное число в квадрат с контролем при меньших затратах оборудовани . Устройство содержит элементы И 1 чеек матрицы, вычисл ющие всевозможные конъюнкции разр дов аргумента, сумматоры 2 чеек матрицы, определ ющие взвешенную сумму полученных конъюнкций и разр дов аргументов, и таким образом вычисл етс результат, блок свертки 3, формирующий остаток по модулю три 2 (N - 1) старших разр дов результата, сумматоры по модулю два 4 и 5 сравнивают 1 и 2-й разр ды вычисл емого остатка, 1-й разр д результата и 1-й разр д остатка, два элемента НЕ 6 и И 7, вы вл ющие остаток 2 от делени результата на три, что вл етс признаком неправильного вычислени квадрата числа. Свертыва по модулю только 2 (N-1) старших разр дов результата, можно снизить затраты оборудовани . 1 ил.The invention relates to computing and allows the N-bit to be squared with control at lower equipment costs. The device contains the elements AND 1 cells of the matrix, calculating all possible conjunctions of the bits of the argument, adders of 2 cells of the matrix, determining the weighted sum of the obtained conjunctions and bits of the arguments, and thus the result, the convolution unit 3, forming the remainder modulo 3 2 ( N - 1) the highest bits of the result, modulo two 4 and 5 adders compare the 1 and 2 bits of the calculated remainder, the 1st bit of the result and the 1 st digit of the remainder, two elements NOT 6 and I 7, revealing the remainder of 2 from dividing the result into three, which is a sign of correct calculation of square numbers. By modulating only 2 (N-1) high-order bits of the result, equipment costs can be reduced. 1 il.

Description

СП О Ф 00SP O F 00

о©about ©

150150

Изобретение относитс к вычисли- , тельной технике и может быть использовано в специализированных вычислител х ., The invention relates to computing technology and can be used in specialized computers.

Цель изобретени - сокращение аппаратурных затрат.The purpose of the invention is to reduce hardware costs.

На чертеже приведена структурна схема устройства дл случа п 6.The drawing shows a block diagram of the device for cases n 6.

Устройство представл ет собой мат- рицу чеек из трех столбцов и п ти строк, причем кажда чейка содержит элемент И 1, сумматор 2, блок 3 свертки по модулю три, сумматоры и 5 по модулю два, элемент НЕ 6 и элемент И 7.The device is a matrix of three-column and five-row cells, each cell containing the element AND 1, the adder 2, the convolution unit 3 modulo three, the adders and 5 modulo two, the element 6 and the element 7.

Устройство работает следующим образом .The device works as follows.

Операнд поступает на входы разр дов операндов. При этом первый разр д операнда подаетс на первый выход устройства, второй выход которого посто нно принимает значение логического О. Кроме того, первый разр д 1р подаетс на первые входы элементов И 1 первого столбца, на вторые входы которых поступают соответственно последующие разр ды операнда 2р, Зр, 5р, 6р. На выходах элементов И 1 первого столбца образуютс конъюнкции 1р 2р, ТР-ЗР, ., 1р 5р, 1р-6р, которые поступают на вторые входы соответствующих сумматоров 2 первого столбца. Через первые входы и выходы, этих сумматоров 2, как и сумматоров 2 последующих столбцов, распростран етс сигнал переноса (кроме первого входа первого сумматора 2, который, как и В1 последующих столбцах, зану- лен, а также, кроме первого выхода последнего п того сумматора 2, с выхода которого, как и во втором столбце , сигнал переноса.поступает на третий вход четвертого сумматора 2 следующего столбца). Третьи входы чет- ных сумматоров первого столбца зану- лены, а на третьи входы первого, третьего и п того сумматоров 2 первого столбца поступают разр ды операнда, соответственно 2р, Зр, Р« При этом определ ютс третий и четвертый разр ды результата, поступающие с вторых выходов первого и второго сумматоров 2 первого столбца на третий и четвертый выходы устройства. Сигналы суммы с вторых выходов третьего, четвертого и п того сумматоров 2 первого столбца поступают, как и сигналы суммы с соответствующих сумматоров 2The operand enters the inputs of the bits of the operands. In this case, the first bit of the operand is fed to the first output of the device, the second output of which constantly takes the value of logical O. In addition, the first bit of 1p is fed to the first inputs of the And 1 elements of the first column, to the second inputs of which the subsequent bits of the operand 2p arrive respectively , Sp, 5p, 6p. At the outputs of the elements And 1 of the first column are formed of conjunction 1p 2p, TR-ZR., 1p 5p, 1p-6p, which are received at the second inputs of the corresponding adders 2 of the first column. Through the first entrances and exits of these adders 2, as well as adders 2 of the subsequent columns, the transfer signal propagates (except for the first input of the first adder 2, which, like B1 of the subsequent columns, is vanished, as well as, apart from the first output of the last fifth adder 2, from the output of which, as in the second column, the transfer signal. enters the third input of the fourth adder 2 of the next column). The third inputs of the even adders of the first column are zeroed, and the third inputs of the first, third, and fifth adders 2 of the first column receive bits of the operand, respectively 2p, 3p, P "This determines the third and fourth bits of the result, incoming from the second outputs of the first and second adders 2 of the first column to the third and fourth outputs of the device. The sum signals from the second outputs of the third, fourth and n that adders 2 of the first column come in the same way as the sum signals from the corresponding adders 2

1414

второго столбца, на третьи входы соответственно первого, второго и третьего сумматоров следующего столбца. Элементы И 1 второго столбца вычисл ют в соответствии с заведенными на их входы разр дами операнда конъюкции 2р.ЗР, 2p kp, 2р-5р, 2р-6р, 4р.5р, которые поступают на вторые входы сумматоров 2 второго столбца. На третий вход п того сумматора 2 второго столбца поступает разр д операнда 5р. При этом определ ютс п тый и шестой разр ды результата, поступающие с вторых выходов п того и второго сумматоров 2 второго столбца на п тый и шестой выходы устройства. Элементы И 1 третьего столбца определ ютс в соответствии с заведенными на их входы разр дами операнда конъюнкции , Зр 5р, Зр-бр, 4р-6р, 5р 6р, которые поступают на вторые входы соответствующих сумматоров 2 третьего столбца. На третий вход п того сумматора 2 третьего столбца поступает разр д операнда 6р. При этом определ ютс последующие разр ды результата , поступающие с вторых выходов сумматоров 2 третьего столбца и первого выхода п тог© сумматора 2 третьего столбца соответственно на выходы устройства с седьмого по двенадцатый .the second column, the third inputs, respectively, of the first, second and third adders of the next column. Elements And 1 of the second column are calculated according to the bits of the operand of the 2p.ZR, 2p kp, 2p-5p, 2p-6p, 4p.5p conjunction operand, which are fed to the second inputs of the adders 2 of the second column. The third input of the second adder 2 of the second column receives the bit operand 5p. In this case, the fifth and sixth bits of the result are determined, coming from the second outputs of the fifth and second adders 2 of the second column to the fifth and sixth outputs of the device. Elements And 1 of the third column are determined in accordance with the bits of the conjunction operand, Zr 5p, Zr-br, 4p-6p, 5r 6p, entered at their inputs, which are fed to the second inputs of the corresponding adders 2 of the third column. The third input of the first adder 2 of the third column receives the 6p operand bit. The subsequent bits of the result are determined from the second outputs of the third adders 2 of the third column and the first output of the third column of the adder 2 of the third column, respectively, at the outputs of the device from the seventh to the twelfth.

Кроме того, дес ть старших разр дов результата поступают соответственно на -входы блока 3 свертки по модулю три. При этом блок 3 определ ет остаток от делени результата на три. Код остатка поступает на входы пер- вого сумматора по модулю два, а также на входы сумматора 5 по модулю два. Сумматор 5 принимает единичное значение при нечетном количестве единиц в коде остатка. Это значение инвертируетс элементом НЕ 6 и устанавливает выход элемента И 7 в нулевое значение по первому входу. По второму входу элемент И 7 устанавливаетс в нуль при нулевом коде остатка, вы вл емым сумматором k. Таким образом , все коды остатка, имеющие четное количество единиц, отличное от нул , устанавливают выход элемента И 7, вл ющийс контрольным выходом устройства , в единичное значение.In addition, the ten most significant bits of the result are received respectively on the inputs of the convolution unit 3 modulo three. In this case, block 3 determines the remainder of dividing the result by three. The residue code is fed to the inputs of the first modulo-two adder, as well as to the inputs of the adder 5 modulo-two. The adder 5 takes a single value when an odd number of units in the code residue. This value is inverted by the element NOT 6 and sets the output of the element AND 7 to zero at the first input. At the second input, the AND element 7 is set to zero at the zero code of the remainder detected by the adder k. Thus, all residue codes having an even number of ones, other than zero, set the output of the And 7 element, which is the control output of the device, to a single value.

Правильно вычисленный результат возведени операнда в квадрат не может иметь кода остатка с четным количеством единиц, отличным от нул , поэтому при правильной работе устройства его контрольный выход принимает нулевое значение, а возникновение единичного значени на контрольном выходе устройства указывает на его неправильное функционирование.A correctly calculated result of raising the operand to a square cannot have a residual code with an even number of ones other than zero, therefore, when the device is working properly, its control output assumes a zero value, and the occurrence of a single value at the control output of the device indicates its incorrect operation.

Claims

Invention Formula

ten

A matrix squaring device containing a convolution block modulo three, elements NOT and AND and a matrix of cells from n / 2 columns and n-1 rows (where n is an even number, operand width), each cell containing an adder and And, the first output of the adder of the 1st row of each column (i 1, p-2) is connected to the first input of the adder (1 + 1) -th row of the same column, the output of the element AND of each cell is connected to the second input of the adder of the same cell, the first output of the adder (p-1) is the row of the j column of the column (j 1, p / 2-1) connected to

the third input of the adder (p-2) -and the construction-25 output of the device are connected to the corresponding (j + l) -ro column, the second output to the inputs of the convolution unit along the adder of the i-th row of the j-ro column

20

the third input of the adder () line of the first column is connected to the input (j + l) -ro of the operand, and the third inputs of the adders of even rows of the first column and the first inputs of the adders of the first row of all columns are connected to the input of the logical zero of the device, the third input the adder (p-1) and the rows j-ro (j 1) of the column are connected to the input (j + n / 2) -ro of the operand, the first and second outputs of the device are connected respectively to the input of the first discharge of the operand and the input of the logical zero devices, the second inputs of the adders of the first and second rows of the j-ro column are connected to (2J 4-l) -My and (2j + 2) -My to the device inputs, respectively, the second output of the adder of the i-th row of the n / 2nd column is connected to the (1 + n) -th output of the device, the 2n-th output of which is connected to the first output of the adder (p-1) -and row n / 2-th column, 2n-2 senior

(i 3 nl) is connected to the third input of the adder (1-2) -th row (j + l) -ro column, the first inputs of the elements And the first (nj) -th rows of the j-ro column Cj 1 p / 2) are combined between and the input of the j-ro bit of the operand, the second input of the element And the i-th row of the j-ro column (i 1, p / j) is connected to the input of the (j + i) -ro bit one-rand, the first the inputs of the elements of the last (jl) -x rows of the j-ro column, for j 1, are combined between each other and ps are connected to the input of the (n / 2 + f) -ro bit of the operand, the second input of the element and the i-th row ( i n-j + 1, n-1) j-ro columns (j 1) are connected to the input (j + in / 2) -ro of the operand, tremodule three, output to the The investment is NOT connected to the first input of the AND element, the output of which is the control output of the device, which is different in that, in order to reduce hardware costs, it contains the first and second modulo-two adders, the first and second outputs of the convolution unit module three is connected respectively to the first and second inputs of the first modulo adder whose two outputs are connected to the second input of the element I, the first output of the device and the first output of the convolution unit modulo three are connected respectively to the first and second inputs of the second mmatora modulo two, the output of which is connected to the input of NOT.

40

the device outputs are connected respectively to the inputs of the convolution unit along

the third input of the adder () line of the first column is connected to the input (j + l) -ro of the operand, and the third inputs of the adders of even rows of the first column and the first inputs of the adders of the first row of all columns are connected to the input of the logical zero of the device, the third input of the adder (n-1) -and rows j-ro (j 1) of the column are connected to the input of the (j + n / 2) -ro bit of the operand, the first and second outputs of the device are connected respectively to the input of the first bit of the operand and the input of the logical zero of the device , the second inputs of the adders of the first and second rows of the j column of the column are connected to ( 2J4-l) -My and (2j + 2) -My to the device inputs, respectively, the second output of the i-th row n / 2-th row accumulator is connected to the (1 + n) -th device output, the 2n-th output of which is connected to the first output of the adder (p-1) -and row n / 2-th column, 2n-2 senior

module three, the output of the element is NOT connected to the first input of the element I, the output of which is the control output of the device, characterized in that, in order to reduce hardware costs, it contains the first and second modulo-two adders, the first and second the outputs of the convolution unit modulo three are connected respectively to the first and second inputs of the first modulo-two adder, the output of which is connected to the second input of the element I, the first output of the device and the first output of the modular convolution unit three are connected respectively to the first and second eye inputs of the second modulo two, the output of which is connected to the input element is NOT.