SU1160404A1

SU1160404A1 - Squaring device

Info

Publication number: SU1160404A1
Application number: SU833631869A
Authority: SU
Inventors: Виктор Дмитриевич Волков; Альберт Никитович Фойда; Олег Трофимович Чигирин; Юрий Трофимович Чигирин
Original assignee: Предприятие П/Я В-8117
Priority date: 1983-08-11
Filing date: 1983-08-11
Publication date: 1985-06-07

Abstract

УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, содержащее регистр основани , блок возведени дес тичной цифры в квадрат, первый и второй дешифраторы, первый, второй, третий и четвертый дес тичные счетчики, преобразователь дес тичного числа в число-импульсный код и генератор импульсов выход Которого соединен с тактовым входом преобразовател дес тичного числа в число-импульсный код, выходы младших и старших разр дов которого соединены соответственно со счетными входами второго и третьего дес тичных счетчиков, разр дные входы дес тичных счетчиков соединены соответственно с выходами блока возведени дес тичной цифры в квадрат, входы которой соединены соотретственно с выходами регистра основани , отличающее с тем, что, с целью сокращени аппаратурных затрат , оно содержит схему сравнени , восемь элементов 2И-ИПИ, распределитель импульсов, третий дешифратор, выходы которого соединены с информационными входами преобразовател дес тичного числа в число-импульсный код, входы третьего дешифратора соединены соответственно с выходами первого и второго дешифраторов, входы с первого по четвертый которых соединены соответственно с выходами элементов 2И-ИЛИ, причем первые входы первого и второго элементов 2И-ИЛИ соединены соответственно с выходом первого разр да регистра основани и первым разр дным входом первой группы информационных, входов- схемы сравнени , первые входы третьего и четвертого элементов 2И-ИЛИ соединены соответственно с выходом второго разр да регистра основани и вторым разр дным входом первой группы информационных входов схемы сравнени , первые входы п того и шестого (Л элементов 2Й-ИЛИ соединены соответственно с выходом третьего разр да регистра основани и третьим разр дным входом первой группы информационных входов сравнени , первые рходы седьмого и восьмого элементов 2И-ИЛИ соединены соответственно с выходом четвертого разр да регистра основани и четвертым разр дным а входом первой группы информационных входов схемы сравнени , вторые входы 4 первого и второго элементов 2И-ИПИ соединены соответственно с выходом 4; п того разр да регистра основани и первым разр дным входом второй группы информационных входов схемы сравнени , вторые входы третьего и четвертого элементов 2И-ШШ соединены соответственно с выходом шестого разр да регистра основани и вторым разр дным входом второй группы информацис5нньгх входов схемы сравнени , вторые входы п того и шестого эле- . ментов 2И-ИЛИ соединены соответстDEVICE FOR INCLUSION IN SQUARE, containing the base register, unit for raising the decimal digit to the square, the first and second decoders, the first, second, third and fourth decimal counters, the converter of the decimal number to the pulse code and the pulse generator whose output is connected to the clock input of the decimal number converter to the number-pulse code, the low and high bit outputs of which are connected respectively to the counting inputs of the second and third decimal counters, the bit inputs of the decimal the counters are connected respectively to the outputs of the decimal digit raising unit, the inputs of which are connected respectively to the outputs of the base register, characterized in that, in order to reduce hardware costs, it contains a comparison circuit, eight 2I-IPI elements, a pulse distributor, a third decoder , the outputs of which are connected to the information inputs of the decimal number to pulse number code, the inputs of the third decoder are connected respectively to the outputs of the first and second decoders, The first to fourth moves of which are connected respectively to the outputs of elements 2I-OR, the first inputs of the first and second elements 2I-OR are connected respectively to the output of the first bit of the base register and the first bit input of the first group of information, comparison inputs, first inputs the third and fourth elements 2I-OR are connected respectively to the output of the second bit of the base register and the second bit input of the first group of information inputs of the comparison circuit; the first inputs of the fifth and sixth (L el 2Y-OR elements are connected respectively with the output of the third bit of the base register and the third bit input of the first group of information inputs of the comparison, the first turns of the seventh and eighth elements 2I-OR are connected respectively with the output of the fourth bit of the base register and the fourth bit of the first group information inputs of the comparison circuit, the second inputs 4 of the first and second elements 2I-IPI are connected respectively to the output 4; The 5th bit of the base register and the first bit input of the second group of information inputs of the comparison circuit, the second inputs of the third and fourth elements 2I-ShH are connected respectively to the output of the sixth bit of the base register and the second bit input of the second group of informational comparison circuit inputs, the second inputs nth and sixth ele. cops 2I-OR are connected respectively

Description

венно с выходом седьмого разр да регистра основани и третьим разр дным входом второй группы информационных входов схемы сравнени , вторые входы седьмого и восьмого элементов 2ИИЛИ соединены соответственно с выходом восьмого разр да регистра основа ни и четвертым разр дным входом второй группы информационных входов схемы сравнени , выход Больше которой соединен с третьими входами элементов 2И-ИЛИ, четвертые вхрды 04. которых соединены с выходом Меньше г.хемы сравнени , выходы распределител импульсов соединены соответственно с входами установки регистра основани и дес тичных счетчиков, установочным входом преобразовател дес тичного числа в число-импульсный код, п тым и шестым входами первого и второго дешифраторов, тактовым входом блока возведени дес тичной цифры в квадрат и тактовым входом схемы сравнени .with the release of the seventh bit of the base register and the third bit input of the second group of information inputs of the comparison circuit, the second inputs of the seventh and eighth elements 2IILI connected to the output of the eighth bit of the base register and the fourth bit input of the second group of information inputs of the comparison circuit, output More of which is connected to the third inputs of elements 2I-OR, the fourth inputs 04. of which are connected to the output Less than g. Comparison circuit, the outputs of the pulse distributor are connected respectively to the input Fitting s base register and the decimal counters, input transducer mounting decimal number to the number of pulse code, the fifth and sixth inputs of the first and second decoders, clock input unit upmixing decimal digits in a square and a clock input of a comparison circuit.

Изобретение относитс к вычислительной технике и может быть применено в цифровых приборах дл обработки результатов измерени (вычислени промежуточных результатов).The invention relates to computing and can be applied in digital devices for processing measurement results (calculating intermediate results).

Известно устройство дл возведени в квадрат, содержащее матрицу элементов И, три сумматора и вычитатель .11.A device for squaring, containing a matrix of elements And, three adders and a subtractor are known. 11.

Недостатком устройства вл етс невозможность возведени в квадрат дес тичных чисел.The drawback of the device is the impossibility of squaring decimal numbers.

Наиболее близким по технической сущности к изобретению вл етс устройство возведени в квадрат, содержащее регистр основани , матрицу разр дов, матрицу произведени двух разр дов, накопитель, преобразователь числа в код, генератор импуль-. сов и схему управлени . Выходы регистра основани соединены с входами матрицы разр дов и матрицы произведени двух разр дов, выхода которых соединены соответственно с входами накопител и преобразоёател числа в код, второй вход которого соединен с выходом генератора импульсов 2 ,The closest in technical essence to the invention is a squaring device containing a base register, a bit matrix, a two bit product matrix, a drive, a number-to-code converter, a pulse generator. owls and control circuit. The outputs of the base register are connected to the inputs of the matrix of bits and the matrix of the product of two bits, the outputs of which are connected respectively to the inputs of the accumulator and the number converter in the code, the second input of which is connected to the output of the pulse generator 2,

Недостатком известного устройства вл ютс большие аппаратурные затраты .A disadvantage of the known device is the large hardware costs.

Цель изобретени - сокращение аппаратурных затрат.The purpose of the invention is to reduce hardware costs.

Поставленна цель достигаетс тем, что устройство дл возведени в квадрат, содержащее регистр основани , блок возведени дес тичной цифры в квадрат, первый и второй де.шифраторы , первый, второй, третий и четвертый дес тичные счетчики, преобразователь дес тичного числа в число-импульсный код и генераторThe goal is achieved by the fact that the device for squaring, containing the base register, the unit for raising the decimal digit in the square, the first and second decoders, the first, the second, the third and the fourth decimal counters, the converter of the decimal into the number-pulse code and generator

импульсовj выход которого соединен с тактовым входом преобразовател дес тичного числа в число-импульсный код, выходы младших и старших разр дов которого соединены соответственно со счетными входами второго и третьего дес тичных счетчиков, разр дные входы дес тичных счетчиков соединены соответственно с выходами блока возведени дес тичной цифрыpulses j whose output is connected to the clock input of the decimal number converter into a number-pulse code, the low and high bit outputs of which are connected respectively to the counting inputs of the second and third decimal counters, the bit inputs of the decimal counters are connected respectively to the outputs of the decimal erection unit numbers

в квадрат, входы которого соединены соответственно с выходами регистра основани , содержит также схему сравнени , восемь элементов 2И-ИЛИ, рас , пределитель импульсов, третий дешифратор , выходы которого соединены с информационными входами преобразовател дес тичного числа в числоимпульсный код, входы Третьего дешифратора соединены соответственноthe square, the inputs of which are connected respectively to the outputs of the base register, also contains a comparison circuit, eight 2I-OR elements, a pulse distributor, a third decoder, the outputs of which are connected to the information inputs of the decimal number to the pulse code, the inputs of the Third decoder are respectively connected

с выходами первого и второго дешифраторов , входы с первого по четвертый которых соединены соответственно с выходами элементов 2И-ИЛЙ, причем первые входы первого и второго элементов 2И-ИЛИ соединены соответственно с выходом первого разр да регистра основани и первым разр дным входом первой группы информационных входов схемы сравнени , первые вхо . ды третьего и четвертого элементов 2И-ИЛИ соединены соответственно с выходом второго разр да регистра основани , и вторым разр дным входом 3 первой группы информационных входов схемы сравнени , первые входы п того и шестого элементов 2И-ИЛИ соединены соответственно с выходом третьего разр да регистра основани и третьим разр дным, входом первой группы инфор мационных входов схемы сравнени , первые входы седьмого и восьмого . элементов 2И-ШШ соединены соответственно с выходом четвертого разр да регистра основани и четвертым разр дным входом первой группы инфор мационных входов схемы сравнени , вторые входы первого и второго элементов 2И-ИЛИ соединены соответственно с выходом п того разр да регистра основани и первым {разр дным входом второй группы информационных входов схемы сравнени , вторые входы третьего и четвертого элементов 2ИИЛИ соединены соответственно с выходом шестого разр да регистр а основани и вторым разр дным входом второй .группы информационных входов схемы сравнени , вторые входы п того и шес того элементов 2И-ИЛИ соединены соответственно с выходом седьмого разр да регистра основани и третьим разр дным входом второй группы информационных входов схемы сравнени вторые входы седьмого и восьмого элементов 2Й-ИЛИ соединены соответст венно с выходом восьмого разр да регистра основани и четвертым разр дным входом второй группы информационных входов схемы сравнени , выход Больше которой соединен с третьими входами элементов 2И-ЙЛИ четвертые входы которых соединены с выходом Меньше схемы сравнени , выходы распределител импульсов соединены соответственно с входами установки регистра основани и всех дес тичных счетчиков, установочным входом преобразовател дес тичногоwith the outputs of the first and second decoders, inputs one through four of which are connected respectively to the outputs of elements 2I-ILY, the first inputs of the first and second elements 2I-OR connected respectively to the output of the first bit of the base register and the first bit input of the first group of information inputs comparison schemes, first inlets. The third and fourth elements 2I-OR are connected respectively to the output of the second bit of the base register, and the second bit input 3 of the first group of information inputs of the comparison circuit; the first inputs of the fifth and sixth elements 2I-OR are connected respectively to the output of the third bit of the base register and the third bit, the input of the first group of information inputs of the comparison circuit, the first inputs of the seventh and eighth. elements 2I-ШШ are connected respectively with the output of the fourth bit of the base register and the fourth bit input of the first group of information inputs of the comparison circuit, the second inputs of the first and second elements 2I-OR are connected respectively with the output of the fifth bit of the base register and the first the input of the second group of information inputs of the comparison circuit, the second inputs of the third and fourth elements 2IILI are connected respectively to the output of the sixth bit of the base register and the second bit input of the second inf. group The secondary inputs of the comparison circuit, the second inputs of the fifth and sixth elements 2I-OR are connected respectively with the output of the seventh bit of the base register and the third bit input of the second group of information inputs of the comparison circuit. The second inputs of the seventh and eighth elements of the 2Y-OR are connected respectively with the output the eighth bit of the base register and the fourth bit input of the second group of information inputs of the comparison circuit, the Output More of which is connected to the third inputs of elements 2I-YLI whose fourth inputs are connected Less yield comparing circuit outputs the pulse distributor are connected respectively to the base and register setting inputs of the decimal counters, input transducer mounting a decimal

УСхАUSHA

jgxA. охА 044 числа в число-импульсньш код, п тым и шестым входамипервого и второго дешифраторов, тактовым входом блока возведени дес тичной цифры в квадрат и тактовым входом схемы сравнени , На фиг. 1 представлена блок-схема устройства дл возведени в квадрат; на фиг. 2 - блок-схема преобразовател дес тичного числа в число-импульсный код. Устройство содержит регистр 1 основани , схему 2 сравнени , блок 3 возведени дес тичной цифры в квадрат , дес тичные счетчики 4-7, дешифраторы 8 - 10, элементы 2ИИЛИ 11 - 18, генератор 19 импульсов, преобразователь 20 дес тичного числа Б число-импульсный код, распределитель 21 импульсов, выходы 22 и 23 преобразовател дес тичного числа в число-импульсный код, выходы 24 и 25 результата сравнени схемы сравнени . Преобразователь дес тичного числа в число-импульсный код (фиг. 2) содержит регистр 26 основани , элементы И 27 и 28, элементы ИЛИ 29 и 30, элемент И 31, делитель 32 и элементы И 33 - 35. Возведение дес тичного числа, например А-абс, где с - первый разр д числа; 6 - второй разр д числа; а- третий разр д числа в квадрат, производитс следующим образом. Сначала первый разр д числа умножаетс на все разр ды числа, начина с первого разр да. Затем на все разр ды числа А умножаетс второй разр д и т.д. Полученные частные произведени суммируютс , причем каждое последующее частное произведение сдвигаетс относительно предьвдущего на один разр д влево . . При дес ти р да jgxA. OXA 044 numbers in the pulsed code, the fifth and sixth inputs of the first and second decoders, the clock input of the decimal digit squaring unit and the clock input of the comparison circuit. FIG. 1 is a block diagram of a squaring device; in fig. 2 is a block diagram of a decimal number-to-pulse code converter. The device contains base register 1, comparison circuit 2, decimal digit squaring unit 3, decadal counters 4-7, decoders 8-10, elements 2ILI 11-18, pulse generator 19, decimal converter B number-pulse the code, the pulse distributor 21, the outputs 22 and 23 of the decimal digitizer to the number-pulse code, the outputs 24 and 25 of the comparison result of the comparison circuit. The decimal-to-pulse-code converter (Fig. 2) contains a base register 26, AND 27 and 28 elements, OR elements 29 and 30, And 31 element, divider 32, and And elements 33 - 35. Raising the decimal number, for example A-abs, where c is the first digit of a number; 6 - the second digit of the number; a- the third digit of the number in the square is as follows. First, the first digit of a number is multiplied by all bits of a number, starting from the first digit. Then the second bit is multiplied by all bits of the number A, and so on. The resulting partial products are summed, with each subsequent partial product being shifted relative to the previous one digit to the left. . At ten p yes

Как видно из приведенной формы записи, суммирование частных произведений дл возведени дес тичного числа в квадрат реализуетс с помощьго дес тичного счетчика.As can be seen from the above entry form, the summation of private works to raise the decimal number into a square is implemented using a decimal counter.

Частные произведени , равные квадрату каждого разр да, записываютс в определенные разр ды счетчика: квадрат первого разр да (() - в первый и второй разр ды счетчика, квадрат второго разр да (& ) - в третий и четвертый разр ды счетчика, квадрат третьего разр да (а-) - в п тый и шестой разр ды счетчика. Частные произведени , равные удвоенным прои педени м двух разр дов (2г6, 2CQ, 25а), преобразуютс в число-импульсный код и поступают в определенные разр ды счетчика, где суммируютс с числом, наход щимс там.Private products equal to the square of each bit are written into certain counters of the counter: the square of the first bit (() is in the first and second bit of the counter, the square of the second bit (&) in the third and fourth bit of the counter, square the third bit (a-) is in the fifth and sixth digits of the counter. The partial products equal to the doubled results of the two bits (2r6, 2CQ, 25a) are converted into a number-impulse code and entered into certain bits of the counter, where summed with the number there.

Число-импульсный код удвоенного произведени 2с& поступает на счетный вход второго разр да счетчика (единицы) и на счетный вход третьего разр да счетчика (дес тки).Double-pulse code number 2c & enters the counting input of the second digit of the counter (one) and the counting input of the third digit of the counter (ten).

Число-импульсный код удвоенного произведени 2 со поступает на счетный вход третьего разр да счетчика (единицы) и на счетньй вход четвертого разр да счетчика (дес тки).The number-pulse code of doubled value 2 s is fed to the counting input of the third bit of the counter (one) and to the counting input of the fourth bit of the counter (ten).

Число-импульсный код удвоенного произведени 2ба поступает на счетный вход четвертого разр да счетчика (единицы) и на счетный вход п того разр да счетчика (дес тки).The number-pulse code of doubled work 2b is fed to the counting input of the fourth bit of the counter (one) and to the counting input of the fifth bit of the counter (ten).

Операци возведени в квадрат происходит следующим образом.The squaring operation is as follows.

II

При поступлении сигнала первого выхода распределител 21 импульсов в регистр основани записываетс число , которое необходимо возвести в квадрат. Кроме того, по этому сигналу устанавливаютс в нулевое состо ние двоично-дес тичные счетчики 4 - 7 и преобразователь 20 дес тичного числа в число-импульсный код. Затем сигнал с второго- выхода распределител 21 импульсов поступает на блок 3, по этому сигналу квадрат каждого разр да а,6 числа А поступает на соответствзтощие установочные входь определенных двоичнодес тичных счетчиков 4-7, сигнал . с третьего выхода распределител 21 импульсов поступает на п тые входы первого и второго двоично-дес тичных дешифраторов 8 и 9 и на тактовый вход схемы 2 сравнени . По этому сигналу удвоенное произведение 2 об (единицы ) из позиционного дешифратора 10When the signal of the first output of the pulse distributor 21 arrives, the number to be squared is written into the base register. In addition, the binary-decimal counters 4-7 and the decimal-number converter 20 are set to the zero state by this signal. Then, the signal from the second output of the distributor 21 pulses goes to block 3, the signal of the square of each bit a, 6 numbers A goes to the corresponding installation inputs of certain binary part numbers 4-7, the signal. From the third output of the distributor, 21 pulses are fed to the fifth inputs of the first and second binary decimal decoders 8 and 9 and to the clock input of the comparison circuit 2. On this signal, double the product of 2 vol (units) from the positional decoder 10

поступает на преобразователь 20 дес тичного числа в число-импульсный код, где преобразуетс в пропорциональное число импульсов, которые поступают на счетный вход счетчика 6. Сигнал с четвертого выхода распределител 21 импульсов поступает на шестые входы первого и второго двоично-дес тичных дешифраторов 8 и 9 и на тактовый вход схемы 2 сравнени .The converter arrives at a decimal number 20 in a number-pulse code, where it is converted into a proportional number of pulses that arrive at the counting input of counter 6. The signal from the fourth output of the distributor 21 pulses is fed to the sixth inputs of the first and second binary decoding decoders 8 and 9 and to the clock input of the comparison circuit 2.

По этому сигналу удвоенное произведение 2оо (дес тки) из позиционного дешифратора 10 поступает на преобразователь 20 дес тичного числа в чис5 1 1604046 основании числа, равном нимаетдва разр да, а их уд , произведение одного раз- военноепроизведение - три раз на другой (af,. с -) за- р да. . . 7 ло-импульсный код, где преобразуетс в пропорциональное число импульсов, которые поступают на счётный вход счетчика 5. Работа двоично-дес тичных дешифр торов 8 и 9 зависит от соотношени чисел а и 6. Если , с выхода 24 схемы 2 сравнени выдаетс ра-зрешающий сигнал на первый управл ющий вход первого , второго, третьего и четвертого элементов 2И-ИПИ 11 - 14 и на второй управл ющий вход п того, шес того, седьмого и восьмого элементов 2И-ИПИ 15 - 18, ас выхода 25 схемы 2 сравнени - запрещающий потенциал на второй управл ющий вход первого, второго, третьего и четвёр того элементов 2И-ИЛИ 11 - 14 и на первый управл ющий вход п того, шес того, седьмого и восьмого элементов 2И-ИЛИ 15 - 18- Таким образом, число а поступает на двоично-дес ти ный дешифратор 8, а число 6 - на двоично-дес тичный дешифратор 9. Если а б, с выхода 24 схемы 2 сравнени вьщаетс запрещающий сигнал на первый управл ющий вход первого , второго, третьего и четвертог элементов 2И-ИЛИ 11 - 14 и на второ управл ющий вход п того, шестого, седьмого и восьмого элементов 2ИИЛИ 15 - 18, а с выхода 25 схемы 2 срав.нени - разрешающий потенциал на второй управл ющий вход первого, второго, третьего и четвертого элементов 2И-ШШ 11 - 14. Таким образом , число а поступает на двоичнодес тичный дешифратор 9, а число 6 - на двоично-дес тичный дешифратор 8. Таким образом, на двоично-дес ти Ш)1й дешифратор 8 всегда поступает 048 большее по модулю число (о или &), а на двоично-дес тичнЬ1й дешифратор 9 всегда поступает меньшее по модулю число (о или ). Введение схемы сравнени , элементов 2И-ИЛИ, распределител импульсов и дешифратора позвол ет сократить аппаратурные затраты. В известном устройстве умножение двух чисел о и 6 реализуетс матрицей произведени двух разр дов. В предлагаемом устройстве новый алгоритм умножени реализуетс схемой сравнени , восемью схемами 2И-ИЛИ, двум двоично-дес тичными и позиционным дешифраторами. При новом алгоритме умножени на первый двоичнодес тичный дешифратор всегда поступает большее из чисел о или , а на второй двоично-дес тичный дешифра-:тор - меньшее из чисел а или &. Объем аппаратуры дл вьтолнени операции умножени двух чисел в предлагаемом устройстве составл ет примерно 25% От объема аппаратуры матрицы умножени двух чисел известного устройства. Поскольку объем аппаратуры матрицы произведени составл ет примерно 30% от объема всего устройства дл возведени в квадрат, то объем аппаратуры предложенного устройства дл возведени в квадрат равен .,6+0, . 0,, , где1/ygg - объем аппаратуры известного устройства. . , Таким образом, применение нового алгоритма умножени двух чисел и его съемна реализаци позвол ют уменьшить объем аппаратуры уст{ ойства возведений в квадрат на 7,5%. Using this signal, the double product of 2oo (ten) from the positional decoder 10 is fed to the converter of 20 decimal numbers in the number 1 1 1604046 based on a number equal to two bits, and their beats, the product of one or more double production, three times for another (af, c -) shit yes. . . 7 Lo-pulse code, where it is converted into a proportional number of pulses that arrive at the counting input of the counter 5. The operation of the binary-decimal decoders 8 and 9 depends on the ratio of the numbers a and 6. If, from the output 24 of the comparison circuit 2, The resolution signal to the first control input of the first, second, third and fourth elements 2I-IPI 11-14 and to the second control input of the fifth, sixth, seventh and eighth elements 2I-IPI 15-18, ac output 25 of the circuit 2 comparison - the inhibitory potential at the second control input of the first, second, third and the fourth element 2I-OR 11-14 and the first control input of the first, sixth, seventh and eighth elements 2I-OR 15-18. Thus, the number a goes to the binary-tenth decoder 8, and the number 6 - to the binary-decryptor 9. If a b, the output of the 24 of the circuit 2 compares the inhibit signal to the first control input of the first, second, third and fourth elements 2I-OR 11-14, and to the second control input of the fifth , sixth, seventh and eighth elements 2ILI 15-18, and from the output 25 of circuit 2 srav.neni - the resolving potential for the second control The first, second, third, and fourth elements of the 2И-ШШ 11 - 14 are input. Thus, the number a goes to the binary decryptor 9, and the number 6 goes to the binary-decrypter 8. Thus, on the binary-ten Sh ) The 1st decoder 8 always receives 048 larger modulo number (o or &), and the binary-decimal 1 decoder 9 always receives smaller modulo number (o or). The introduction of a comparison circuit, 2I-OR elements, a pulse distributor, and a decoder allows for a reduction in hardware costs. In the known device, the multiplication of two numbers O and 6 is realized by a product of two bits. In the proposed device, a new multiplication algorithm is implemented by a comparison circuit, eight 2I-OR circuits, two binary-decimal, and positional decoders. With the new multiplication algorithm, the first binary decoder always receives the larger of the numbers o or, and the second binary-decimal decoder: the torus is the smallest of the numbers a or &. The volume of apparatus for performing the operation of multiplying two numbers in the proposed device is approximately 25% of the volume of the apparatus of the matrix multiplying two numbers of the known device. Since the volume of the apparatus of the product matrix is approximately 30% of the volume of the entire squaring device, the apparatus of the proposed squaring device is. 6 + 0,. 0 ,, where 1 / ygg is the volume of the apparatus of the known device. . Thus, the use of a new algorithm for multiplying two numbers and its removable implementations make it possible to reduce the volume of hardware of the device {squaring the squares by 7.5%.

fj«fj "

22 :22:

Фиг. 2FIG. 2

ЦМCM

Claims

A SQUARE DEVICE containing a base register, a unit for squaring a decimal digit, first and second decoders, first, second, third and fourth decimal counters, a decimal number to pulse-number code converter and a pulse generator, the output of which is connected to the clock input of the decimal number to pulsed code converter, the outputs of the least significant and highest bits of which are connected respectively to the counting inputs of the second and third decimal counters, the bit inputs of decimal counts kov are connected respectively with the outputs of the block of decimal digit squaring, the inputs of which are connected respectively with the outputs of the base register, characterized in that, in order to reduce hardware costs, it contains a comparison circuit, eight 2I-IPI elements, a pulse distributor, a third decoder, the outputs of which are connected to the information inputs of the decimal number to pulse-number code, the inputs of the third decoder are connected respectively to the outputs of the first and second decoders, the inputs from the fourth of which are connected respectively to the outputs of 2I-OR elements, the first inputs of the first and second 2I-IPI elements connected respectively to the output of the first bit of the base register and the first bit input of the first group of information inputs - a comparison circuit, the first inputs of the third and fourth elements 2I -OR connected respectively to the output of the second category of the base register and the second bit input of the first group of information inputs of the comparison circuit, the first inputs of the fifth and sixth elements 2I-OR are connected Accordingly, with the output of the third bit of the base register and the third bit input of the first group of information inputs of the comparison circuit, the first inputs of the seventh and eighth elements 2I-OR are connected respectively to the output of the fourth bit of the base register and the fourth bit input of the first group of information inputs of the comparison circuit, the second the inputs of the first and second elements 2I-IPI are connected respectively to the output of the fifth category of the base register and the first bit input of the second group of information inputs of the circuit inputs, the second inputs of the third and fourth elements 2I-IPI are connected respectively to the output of the sixth bit of the base register and the second bit input of the second group of information inputs of the comparison circuit, the second inputs of the fifth and sixth elements 2I-OR are connected respectively to the output of the seventh bit of the base register and the third bit input of the second group of information inputs of the comparison circuit, the second inputs of the seventh and eighth elements 2IIOR are connected respectively to the output of the eighth bit of the base register and the fourth m bit input of the second group of information inputs of the comparison circuit, the output of which is connected with more third inputs of OR-elements 2I, the fourth vhrdy *

which are connected to the output of the Less comparison circuit, the outputs of the pulse distributor are connected respectively to the inputs of the base register and decimal counters, the installation input of the decimal number to pulse-number converter, the fifth and sixth inputs of the first and second decoders, the clock input of the decimal digit squaring unit and the clock input of the comparison circuit.

I