SU1497746A1 - Приемник М-ичных дискретных сигналов - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Цель изобретени  - повышение помехоустойчивости. Приемник содержит задающий г-р 1, блок управлени  2, блоки пам ти 3 и 4, перестраиваемый фильтр 5, амплитудный детектор 6, блок 7 выборки и хранени , регулируемый усилитель 8, инвертор 9, блок сравнени  10, пороговый блок 11, регистр 12 сдвига и решающий блок 13. Входной сигнал, состо щий из смеси полезного сигнала и помех, поступает в блок пам ти 3, и после записи информаци  сдвигаетс  в блок пам ти 4, где формируютс  отсчеты сигнала, сжатого в М раз по времени по сравнению с входным сигналом. Полученные отсчеты обрабатываютс  в фильтре 5, детектируютс  по амплитуде, а затем с помощью блока 7 выборки и хранени , усилител  8, инвертора 9 и блока сравнени  10 производитс  вычисление модул  суммы уровней поступивших сигналов. Далее этот сигнал поступает на пороговый блок 11, который при превышении или непревышении его порога формирует уровень логической "1" или "0". Этот бинарный сигнал записываетс  в регистр 12, а также поступает в решающий блок 13, который принимает решение о том, какой М-ичный символ передавалс , либо решение об отсутствии полезного сигнала на входе приемника. Дана ил. выполнени  блока управлени  2. 3 ил.

Description

г f

CIO

4

9

фиг. }

31497746

Изобретение относитс  к радиотехнике и может использоватьс  в циф- рс5вых системах передачи информации.

Цель изобретени  - повышение поме- . хоустойчивости.

На фиг, 1 изображена структурна  электрическа  схема предложенного приемника; на фиг. 2 - схема блока управлени ; на фиг, 3 - временные- Ю диаграммы.

Приемник содержит задающий генератор 1, блок 2 управлени , первый 3 и второй 4 блоки пам ти, перестраи ваемый фильтр 5, амплитудный детек- 15 тор 6) блок 7 выборки и хранени , регулируемый усилитель 8, инвертор 9, блок 10 сравнени , пороговый блок 11, регистр 12 сдвига, решаюпшй блок )3; блок 2 управлени  состоит из первого 20 14, второго 15, третьего 16 делителей частоты, посто нного запоминающего устройства 17, цифроаналогового преобразовател  18, дешифратора 19, элементов НЕ 20, 21, сумматора 22 по 25 модулю два, элемента И 23,

Приемник работает следующим образом .

На вход приемника поступает смесь полезного сигнала и помех. Полезный 30 сигнал в каждый момент времени представл ет собой один из набора М дискретных ортогональных сигналов, с помощью которых передаютс  М-ичные символы (), Каждый М-ичный символ 35 передаетс  на своей частоте (будем считать f, f ,, ., а дл  его передачи необходима полоса частот, не превосход ща  2R,где R - техническа  скорость передачи символов в бо- дд дах. Поэтому полезный сигнал в де- в лом,занимает полосу частот (2R+F) где F - ширина запштного частотного интервала. Задающий генератор 1 формирует импульсную последовательность, j сжатых во времени дискретных

тактирующую блок 4 и поступающую на вход блока 2. Входной сигнал приемника записываетс  в блок 3 с тактовой частотой , 2М (2R+F) импульсной последовательности, поступающей с первого выхода блока 2, Запись осуществл етс  в течение длительности одного символа Т, начина  с момента начала этого си(чвола (так как прием

50

сигналов.

Назовем J-M периодом анализа вр менной интервал ДJy тeльнocти Т, в чение которого происходит М-кратно считывание некоторого j-ro сегмент входного сигнала приемника из блока 4 (интервал t) на фиг,3б). Во врем  i-ro цикла считывани  (2 ) на J-OM периоде анализа (.

осуществл етс  синхронно по тактовой .-. 2,,,,) результат обработки содержи- частоте М-ичного сигнала, то моменты мого блока 4 в перест; аиваемом фильт начала и окончани  передачи символов считаем известными) . По сиг-налу такре 5 детектируетс  в амплитудном детекторе 6, Сигнал с выхода амплитудного детектора 6 поступает на интовой частоты f,l/T (фиг.За), поступающему с второго выхода блока 2, информаци , записанна  в блок 3, сдвигаетс  (мгновенно переписываетс ) в блок 4, а в блок 3 начинаетс  запись следующего сегменту входного сигнала. За врем  записи в первый блок 3 содержимое блока 4 неразрушающим способом считываетс  М раз. Такое ускоренное считывание достигаетс  тем, что тактова  частота считывани  из блока 4 в М раз выше f (коэффициент делени  делител  14 равен М), Управление считыванием осуществл етс  импульсами циклов считывани  (фиг,36), поступающими на управл ющий вход блока 4 с п того выхода блока 2, Таким образом, с выхода блока 4 на перестраиваемый фильтр поступают отсчеты сигнала, сжатого в М раз по времени по сравнению с входным сигналом приемника, Иерестраиваемый фильтр 5 представл ет собой поло- фильтр, у которого ширина полосы пропускани  равна 2MR, а центральна  частота амплитудно-частотной характеристики (АЧХ) перестраиваетс  при поступлении импульса на управл ющий вход фильтра. На управл ющий вход фильтра поступают импульсы циклов считывани  частоты (фиг,36), поступающие с п того выхода блок4 2, Поэтому центральна  частота АЧХ фильтра в начале каждого цикла считывани  дискретно перестраиваетс  с шагом , измен  сь от

величины f, в начале первого цикла

считывани  до величины f в начале последнего цикла (считаем, что при включении приемника центральна  частота АЧХ фильтра равна ), Таким образом, после каждого переключени  перестраиваемый фильтр 5 становитс  поочередно согласованным с каждым

0

сигналов.

Назовем J-M периодом анализа временной интервал ДJy тeльнocти Т, в течение которого происходит М-кратное считывание некоторого j-ro сегмента входного сигнала приемника из блока 4 (интервал t) на фиг,3б). Во врем  i-ro цикла считывани  ( ) на J-OM периоде анализа (.

2,,,,) результат обработки содержи- мого блока 4 в перест; аиваемом фильт

ре 5 детектируетс  в амплитудном детекторе 6, Сигнал с выхода амплитудного детектора 6 поступает на ин5

фоомационный вход блока 7 и на второ вход блока 10. При поступлении на управл ющий вход блока 7 импульса с четвертого выхода блока 2 уровень входного сигнала блока 7 запоминаетс в этом блоке и хранитс  до момента поступлени  следующего импульса на управл ющий вход. Так как на четвертом выходе блока 2 формируютс  им- ,

.)

пульсы (фиг.Зв) в моменты времени t то есть задержанные на Т/М относительно начала периода анализа то в блоке 7 запоминаетс  уровень сигнала U| на выходе амплитудного детектора 6 в момент окончани  первого цикла считывани .

Решающий блок 8 представл ет собо усилитель посто нного тока с коэффициентом усилени , измен ющимс  линейно в соответствии с уровнем сигнала на его управл ющем входе. Выходной сигнал решающего блока 8 (Крц, Uj), где Крц. - коэффициент усилени   на i-M цикле считывани , инверт4}руетс  в инверторе 10, Коэффициент усилени  Кц инвертора 10, представл ющего собой инвертирующий усилитель, выбираетс  таким, чтобы скомпенсировать усиление с коэффициентом Кру сигнала в решающем блоке 8 при нулевом напр жении на управл ющем входе решающего

блока 8, то есть КрцК 1, Сигнал с выхода инвертора 9 поступает на первый вход блока 10, который производи вычисление модул  суммы уровней поступивших на его вход сигналов. Таки образом, в момент окончани  цикла считывани  на выходе блока,10 формируетс  сигнал yj . и

Необходимость регулировки уровн  сигнала на выходе блока 7 объ сн етс  следующим.

Пусть на входе приемника действует {мпульсна  помеха неизвестной интенсивности , но имеюща  известный вид неравномерности спектра в полосе частот приемника F, причем ширина

спектра помехи uF.F, Тогда при отсутствии на входе приемника полезного получим, что уровни сигналов U Uj||; , вызванных помехой, на различных циклах считывани  отличны один от другого, причем степень отличи  определ етс  видом неравномерности спектра поМехи, Дл  компенсации действи  неравномерности спектра помехи коэффициент усилени  решающего блока 8 регулируетс  так, что на i-м

цикле , считывани  он равен Кри и, /и, (регулировка производитс  путем подачи на управл ющий выход ре- шающего блока 8 специального аналогового сигнала с третьего выхода блока 2), Поэтому при отсутствии на входе приемника полезного сигнала и действии импульсной помехи уровень сигнала на выходе блока. 10 при любом i

, - п. - niKpy,/ При совместном воздействии импульсбудет нулевым у

0,

ной помехи и полезного сигнала с под-несущей частотой f(25KiM), то есть

при Ьередаче символа К, имеем . Если же , то на выходе блока 10 при всех , Те же результаты получаем при нагтичии на входе приемника полезного сигнала без помехи,

Выходной сигнал блока 10 сравниваетс  с фиксированным порогом и пороговом блоке 11, При превышении пс- рога на выходе порогового блока 11 формируетс  уровень логической, .

при непревышении - уровень логического О, Пренебрега  малой неравномерностью АЧХ перестраиваемого фильтра 5 в полосе перестройки, порог в пороговом блоке 1I можно выбрать нулевым , то есть сигнал на его выходе в тактовые моменты окончани  циклов считывани  раве

Ч У,О;

1, У,ЬО,

Z

j

40

Этот бинарный сигнал записываетс  в регистр 12 с тактовой частотой 1 импульсов, поступающих на тактовый вход регистра 12 с п того выхода блока 2 (фиг,36), Разр дность регистра 12 равна (М-2), В момент окончани  j-ro периода анализа (момент времени t., на фиг,36) содер г.ммое 1-й

М . 1

 чейки регистра 12 равно х

-;

45 где , , В этот же момент времени на выходе порогового

блока 11 имеем сигнал z{. Сигналы

л

с выходов всех  чеек регистра 12 подаютс  на состгетствующие первые 50 () входы решающего блока 13, а

сигнал с выхода порогового блока 11 - на (М-1)-й вход ре11шющего блока 13, Решающий блок 13 стробируетс  поступающими на его тактовый вход импульсу сами с второго выхода блока 2 (фиг,За) в моменты окончани  периодов анализа; В эти моменты времени в решающем блоке 13 принимаетс  решение о том, какой М-ичный символ передавалс , или

решение об отсутствии полезного сигнала на входе приемника. Решение об отсутствии полезного сигнала принимаетс  в случае, если во всех разр дах регистра 12 записаны нули и на выходе порогового блока 11 ,

Алгоритм работы решающего блока 13 при приеме различных М-ичных симво- лор показан в таблице дл  случа 

(и „ - сигнал на выходе решающего

О ь

блока 13, характеризующий прин тое решение),

Структурна  схема возможной реализации блока 2 приведена на фиг.2 Частота поступающих на вход блока 2 импульсов задающего генератора 1 последовательно делитс  на Кдед,«М в де ,, , ,f у

литёле U, на Кдед ( +2)

(так как f 3-: 2(2R+F)M; f ) в делителе 15, на Кд М. в делителе 16, Кроме того, кодовый выход делител  16 подключен к адресному входу посто нного запоминающего устройства (ПЗУ) 17 и к второму входу дешифрато- ра 19. Посто нное запоминающее устройство 17 и цифроаналоговый преобразователь 18 (ЦАП) предназначены дл  формировани  на третьем выходе 2 аналогового сигнала, управл ющего регу- лировкой решающего блока 8 Содержимое ПЗУ 17 определ етс  видом неравномерности спектра воздействующей на приемник импульсной помехи. Каждый такт частоты f, в течение периода анализа кода на адресном входе ПЗУ 1 увеличиваетс  на единицу и из ПЗУ 17 извлекаетс  код, соответствующий требуемому на данном цикле считывани  коэффициенту усилени  решающего блока 8 ЦАП 18 преобразует этот код в аналоговый сигнал. Так как характеристика управлени  решающего блока 8 предполагаетс  линейной, то коэффициент усилени  этого блока будет пропорционален уровню выходного сиг- наЛа ЦАП 18.

Дешифратор 19, элемент НЕ 20, элемент НЕ 21, сумматор 22 и элемент

И 23 предназначены дл  формировани  на четвертом выходе блока 2 коротких импульсов запаздывающих на Т относительно начала периода анализа (фиг.Зв), На дешифратора 19 формируетс  сигнал логической 1 при поступлении на его вход любой ненулевой кодовой комбинации (такой

дешифратор может быть реализован

в виде многовходовой схемы ИЛИ). Блоки 20-23 служат дл  сокращени  длительности сформированных на выходе дешифратора 19 положительйых импульсов до длительности, равной задержке сигнала в последовательно соединенных первом злементе НЕ 20 и втором элементе НЕ 21,

Claims (1)

1. Формула изобретени 

   5

   О , о

   5

   0

   5

   Приемник М-ичных дискретных сигналов , содержащий амплитудный детек- . тор, решающий блок и последовательна соединенные инвертор, блок сравнени  и пороговый блок, отличающийс  тем, что, с целью повышени  помехоустойчивости, введены задающий генератор, блок управлени , первый и второй блоки пам ти, перестраиваемый фильтр, блок выборки и хранени , регулируемый усилитель и регистр сдвига, причем выход задающего генератора подключен к тактовому входу второго блока пам ти и к входу блока управлени , первый выход которого подключен к тактовому входу первого блока пам ти, информационный вход которого  вл етс  входом приемника, второй выход блока управлени  подключен к тактовому входу решающего блока и к управл ющему входу первого блока пам ти, выход которого подключен к информационному входу второго блока пам ти, третий выход блока управлени  соединен с управл ющим входом регулируемого усилител , четвертый выход блока управлени  подключен к управл ющему входу блока выборки и хранени , п тый выход блока управлени  подключен к тактовому входу регистра сдвига и к управл ющим входам перестраиваемого фильтра и второго блока пам ти, выход которого через перестраиваемый фильтр подключен к входу амплитудного детектора , выход которого подключен к второму входу блока сравнени  и к информационному входу блока выборки и хранени , выход которого через регули руемый усилитель подключен к входу инвертора,выход порогового блока подключен к одному из информационных входов решающего блока и к информационному входу регистра сдвига, выходы которого подключены к соответствующим информационным входам решающего блока.