SU1495782A1 - Арифметико-логическое устройство - Google Patents
Арифметико-логическое устройство Download PDFInfo
- Publication number
- SU1495782A1 SU1495782A1 SU874345382A SU4345382A SU1495782A1 SU 1495782 A1 SU1495782 A1 SU 1495782A1 SU 874345382 A SU874345382 A SU 874345382A SU 4345382 A SU4345382 A SU 4345382A SU 1495782 A1 SU1495782 A1 SU 1495782A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- bits
- multiplexer
- bit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может использоватьс дл построени устройств арифметической и логической обработки двоичных чисел и чисел с иррациональным основанием, а также в устройствах обработки графической информации. Цель изобретени - расширение функциональных возможностей за счет выполнени операций в кодах с иррациональным основанием √2. Арифметико-логическое устройство содержит в каждом разр де мультиплексоры 1 - 3, элемент И 4, элементы ИЛИ 5 и 6 и триггер 7 с соответствующими св з ми. 1 ил. 5 табл.
Description
(Л
с
;о ел
м
00
to
Изобретение относитс к вычислительной технике и может использоватьс дл построени устройств арифметической и логической обработки дво- ичных чисел и чисел с иррациональным основанием v2, а также в устройства обработки графической информации.
Цеотью изобретени вл етс расширение функциональных возможностей за счет выполнени операций в кодах с иррациональным основанием.
На чертеже представлена схема арифметико-логического устройства (дл трех разр дов).
Устройство содержит в каждом i-м разр де с первого по третий мульти
плексоры
1,--.
соответственно, эле
Мент И , первый и второй элемент ИЛИ 5,6 соответственно, триггер 7., вход 8 задани вида операции устройства , вход 9 начальной установки устройства , информационные входы 10j первого мультиплексора l , информационные входы 11. второго мультиплек- сора 2 J, информационный вход 12 устройства , стробирующий вход 13 , мультиплексоров lj,2., выход 14 результата устройства, выход 15, переноса разр да устройства, первый и второй информационные входы 16- и 17j третьего мультиплексора 3, соответственно , стробирующий вход 18. третьего мультиплексора 3, управл ющий вход 19 третьего мультиплексора 3;, вход 20 задани режима работы устройства,- вход 21 разрешени работы устройства В системе счислени с основанием /2 числа D и Е изображаютс следующий образом
., (1)- -+d, (V2)4d/V2);(l )
,(V2) ++e,(V2)+eo(T) .(2)
Веса разр дов кода с основанием 12
составл ют последовательность
.....4V2, 4,.2 V2, 2, V2, 1. (3) Из выражени (3) следует, что четные степени вл ютс весами разр дов gg двоичного кода, а нечетные - весами двоичного кода, умноженными на V2. С учетом этого числа (1) и (2) можно
n-i
d,-2 (-0
(4)
- n-г
I. - f T-e;2%
-« 1 0
(5)
г
10
15
20
, 25 35 - .
l )
2)
gg о
4957824
где d . ,d ,p. .,, и вл ютс цифрами двоично-кодированной системы счислени с основанием -/2, а i,j дл п-разр дных чисел принимают значени
j ,3,5,...п-13, ,2,4,6,... . .. .п-2 }.
Первые члены формул (4) и (5) составл ют суммы нечетных разр дов кода, а вторые члены - суммь четных разр дов кода с основанием т2. Несмотр на то, что члены выражений (4) ,и (5) объединены общим основанием , они независимы друг от друга, а это позвол ет осуществить одновременную независимую параллельную реализацию операции сложени четных и нечетных разр дов операндов, представленных в кодах с основанием ,
Сложение двух одноименных разр дов в двоичной системе .счислени с иррациональным основанием V2 вы- полн етс согласно табл.1.
Таблица 1
0+ 0 0 0+1 1
1+ 1 100
Если в i-x разр дах (четных или од нечетных) слагаемых имеютс единицы, то как это следует из табл.1, единица переноса поступит в (1+2)-й раз,- р д кода, в отличие от традиционной двоичной системы счислени , где единица поступает в (1+)-й разр д.
По сигналам на входе 8 реализуютс различные логические функции переменных D и Е, благодар которым возможно выполнение 256 различных математических операций.
Арифметико-логическое устройство может работать в двух режимах: в режиме выполнени математических,операций над операндами, представленными в коде с основанием V2; в. режиме выполнени математических операций при двоичном представлении операндов.
Первый режим обеспечиваетс подачей единичного сигнала на вход 20, второй - подачей нулевого сигнала на вход 20 устройства.
Рассмотрим работу устройства в режиме сложени чисел в коде с иррациональным основанием на примере i-ro разр да.
Перед началом выполнени любой ма40
55
тематической операции на вход 22 подаетс команда Сброс, котора устанавливает триггер 7, в состо ние О.
В триггер 7- заноситс i-й разр д кода одного из двух чисел D и Е, участвующих в операции, например числа D, дл чего этот разр д подаетс на информационный вход 12 i. На вход 20 по ступает единичный сигнал. Мультиплексор 1J настраивае тс с помощью сигналов с входа 8 , подаваемых на группу входов 10, на реализацию логической функции возбуждени триггера DqvqD -сигнал с триггера 1, . Под действием импульсного сигнала, поступившего в вход 21, подаетс на вход 13; Сигнал разрешени выполнени операции, на выходе мультиплексора 1 вырабатываетс сигнал возбуждени триггера 7; .и происходит запись в триггер 7,- i-ro разр да кода числа D через первый элемент ИЛИ 5-, После записи в триггер 7. разр да нечетных весов кода числа D на информационный вход 12 { поступает i-й разр д кода второго числа Е. Сигнал переноса Р« - поступает из (-2)-го разр да на вторые входы первого злемента ИЛИ 5. и элемента И 4 , через мультиплексор 3«, Настройка на выполнение требуемой математической операции осуществл етс с помощью сигналов И.-И. . с входа 8. Причем, если реализуема операци вл етс только логической, то сигналы H,j,-H.., поступающие на мультиплексор 2,- равны нулю. В этом случае выходной сигнал переноса Р. не формируетс . Дл выполнени произвольной математической операции из набора реализуемых код настройки устройства- находитс по табл.2 истин- ности этой операции.
Табл.2 истинности операции имеет вид.
Дл перевода триггера 7,. из состо ни начального, соответствующего коду Е, в состо ттие конечное S- необходимо выработать си1 нал возбуждени
триггера - сигнал (., логическа функци которого находитс по табл.3 истинности операции с учетом того, что триггер по счетному входу реализует операцию сложени по модулю два.
Т а б л и ц а 3
Q g 2п 25
30
35
0
5
0
6
Дл настройки устройство на выполнение операции необходимо подать коды и , которые вл ютс значени ми сигналов и Р табл,3 при Р i., в качестве сигналов управлени соответственно И,-И.
11 Т1
и Hsi-Hji на входы 10,. и И мультиплексоров 1 ; и 2 ;,
После подачи на вход 13 разрешени выполнени операции импульсного сигнала мультиплексором 2 , вырабатываетс сигнал переноса Р | , который поступает на вход третьего мульти г
плексора 3 , (i+2)-ro разр да сумматора , а мультиплексором j вырабатываетс сигнал возбуждени триггера.
Отличительной особенностью выполнени математических операций в данном режиме вл етс то, что перенос Р, расп)остран етс в (1+2)-й разр д сумматора, а поразр дные операции над D и Е выполн ютс в четных и нечетных разр дах одновременно и независимо друг от друга,
При выполнении математических операций с двоичным представлением операндов перенос единиц из i-ro разр да происходит в разр д i+1, т.е. в слева сто щий. Дп обеспечени вы- полнени операций на вход 20 поступает нулевой сигнал, который включает в работу первый вход мультиплексора 3,
В остальном проце сс выполнени операций во втором режиме ничем не отличаетс от ранее рассмотренного.
Рассмотрим пример выполнени операции (EVU), т.зблица истинное-- ти которой имеет шщ (с:м. табл.4).
Таблица4
....L.:
Дл перевода триггера из началь ного состо ни , например, соответствующего . коду Е, в конечном состо нии S- необход11мо выработать сигнал .возбуждени триггера - сигнал ф , ло- гическую функцию которого можно найти по табл. 5 истинности операции с учетом того, что триггер по счетному .. входу выполн ет логическую операцию сложени по модулю два.
Т а б л и ц а 5
.
Дл настройки устройства на реализацию заданной операции необходимо подать коды ф ОООЙ и , которые представл ют.собой значени сигналов ф; и PJ таблицы при Р.,0, в качестве сигналов соответственно И ,-И..
1л 4i и Hg--Iij. на входы мультиплексоров
10- и 11-. Следует отметить, что к повышению быстродействи приводит то, что при выполнении операций над числами в кодах с основанием 12 осуществл етс одновременное и независимое суммирование информации одноименных четных и нечетных разр дов.
. 0 5
0
5
0
5
0
5
Claims (1)
- Формула изобретени Арифметико-логическое устройство, содержащее в каждом разр де первый . и второй мультиплексоры, триггер, элемент И,первый и второй элементы ИЛИ, причем выход первого элемента ИЛИ соединен со счетным входом триггера , выход которого вл етс выходом разр да результата устройства и сое-- динен с первым входом элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго мультиплексора, выход первого мультиплексора соединен с первым входом первого элемента ИЛИ, входы разр дов информационного входа устройства соединены с первыми управл ющими входами первого и второго мультиплексоров соответствующих разр дов устройства, вторые управл ющие входы которых со&- динеиы с выходами триггеров соответствующих разр дов устройства, вход разрешени работы которого соединен со стробирующими входами первых и - вторых мультиплексоров разр дов устройства , входы разр дов входа задани вида операции устройства соединены соответственно с информационными входами первых и вторых мультиплексоров разр дов устройства, о т л и - чающеес тем, что, с целью расширени функциональных возможностей за счет выполнени операций в кодах с иррационным основанием 2, каждый разр д устройства содержит третий мультиплексор, причем выход третьего мультиплексора соединен с вторыми входами первого элемента ИЛИ и элемента И соответствующего разр да, входы задани режима работы.и разрешени работы устройства соединены соответственно с управл ющими и стробирующими входами третьих мультиплексоров разр дов устройства, вход начальной установки которого соединен с входами установки в о триггеров разр дов устройства, первый и второй информационные входы третьего мультиплексора (i+2)-rO разр да устрой- ства (,...,п-2, п -количество разр дов ) соединены соответственно с выходами вторых элементов ИЛИ (i+l)-ro и i-ro разр дов устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874345382A SU1495782A1 (ru) | 1987-12-17 | 1987-12-17 | Арифметико-логическое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874345382A SU1495782A1 (ru) | 1987-12-17 | 1987-12-17 | Арифметико-логическое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1495782A1 true SU1495782A1 (ru) | 1989-07-23 |
Family
ID=21343036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874345382A SU1495782A1 (ru) | 1987-12-17 | 1987-12-17 | Арифметико-логическое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1495782A1 (ru) |
-
1987
- 1987-12-17 SU SU874345382A patent/SU1495782A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторско е свидетельство СССР № 1309017, 06 F 7/38, 197,5. Авторское свидетельство СССР № 920708, кл. G 06 F 7/50, 1979. .(54) АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО . (57) Изобретение относитс к вычислительной технике и может использоватьс дл построени устройств арифметической и логической обработки двоичных чисел и чисел с иррациональным основанием, а также в устройствах обработки графической информации. Цбль изобретени - расширение функциональных возможностей за счет выпол 1ени .операций в кодах с иррациональным основанием.. -/2. Арифметико-логическое устройство содержит в каждом разр де мультиплексоры 1-3, элемент И 4, элементы ИЛИ 5 и 6 и триггер 7 с соответствующими св з ми. 1 ил, 5 табл. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3753234A (en) | Multicomputer system with simultaneous data interchange between computers | |
US4389723A (en) | High-speed pattern generator | |
SU1495782A1 (ru) | Арифметико-логическое устройство | |
SU1665382A1 (ru) | Устройство дл вычислени математических функций | |
SU1444760A1 (ru) | Устройство дл возведени в квадрат последовательного р да чисел | |
SU1539774A1 (ru) | Генератор псевдослучайной последовательности | |
SU1376081A1 (ru) | Устройство дл сложени | |
SU620977A1 (ru) | Устройство дл сравнени чисел | |
RU2021633C1 (ru) | Устройство для умножения чисел | |
SU960793A1 (ru) | Преобразователь кода одной позиционной системы счислени в другую | |
SU1552171A1 (ru) | Устройство дл сравнени чисел в системе остаточных классов | |
SU1718215A1 (ru) | Устройство дл выполнени векторно-скал рных операций над действительными числами | |
SU1363187A1 (ru) | Ассоциативное арифметическое устройство | |
SU744570A1 (ru) | Устройство дл умножени на три | |
RU2275676C1 (ru) | Сумматор комбинационного типа | |
SU962935A1 (ru) | Генератор псевдослучайных чисел | |
SU1418736A1 (ru) | Устройство дл анализа параметров графа | |
SU1481762A2 (ru) | Устройство дл распределени заданий процессорам | |
SU1711189A2 (ru) | Устройство дл раскраски графов | |
SU1173402A1 (ru) | Генератор чисел | |
SU532095A1 (ru) | Устройство дл ввода информации | |
SU1275427A1 (ru) | Устройство дл вычислени минимального покрыти | |
SU1145477A1 (ru) | Реверсивный счетчик | |
SU799008A1 (ru) | Сдвигающий регистр | |
SU894714A1 (ru) | Микропроцессорный модуль |