SU1487183A1 - Устройство аналого-цифрового преобразования - Google Patents

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для преобразования быстро изменяющихся аналоговых сигналов в цифровой код. В устройство, содержащее два блока 1 и 2 согласования диапазонов преобразования, два аналогоцифровых преобразователя 3 и 4 и мультиплексор 5, с целью расширения области применения за счет возможности преобразования нарастающих и убывающих сигналов введен блок 6 управления. 2 ил.

1487183

фиг.1

1487183

Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования быстроизменяющихся аналоговых сигналов в цифровой код.

Цель изобретения — расширение области применения за счет возможности преобразования нарастающих и убывающих сигналов.

На фиг. 1 приведена структурная схема устройства; на фиг.' 2 — временные диаграммы, поясняющие его работу.

Устройство содержит первый и второй блоки 1 и 2 согласования диапазонов преобразования, первый и второй аналогоцифровые преобразователи 3 и 4, мультиплексор 5, блок 6 управления, выполненный на с первого по седьмой элементах ИЛИ 7—13, с первого по пятый триггерах 14—18, элементе И 19, инверторе 20, элементе ИЛИ—НЕ 21, первом и втором дешифраторах 22 и 23.

Блоки 1 и 2 согласования диапазонов преобразования выполнены на суммирующем усилителе 24 и ключе 25.

Устройство работает следующим образом.

В исходном состоянии все триггеры устройства находятся в нулевом состоянии (схема установки в «0» на структурной схеме не показана), соответственно ключи блоков 1 и 2 закрыты. На вход устройства поступает сигнал Цвх(/) (фиг. 2, а).

При помощи тактовых импульсов, поступающих по тактовой шине, задается шаг дискретизации аналого-цифрового преобразования по времени. Параллельные аналогоцифровые преобразователи 3 и 4 обеспечивают преобразование входного сигнала в код в динамическом диапазоне входного сигнала от 0 до —Е. Поэтому до момента времени И работает АЦП 3, так как в этот промежуток времени сигнал на его входе (фиг. 2, б) будет изменяться в заданном диапазоне. Сигнал на входе АЦП 4 будет изменяться в диапазоне от -(-Е до 0 (фиг. 2, й), следовательно, с его выходов будет сниматься нулевая кодовая комбинация. В этот промежуток времени выходной код АЦП 3 через мультиплексор 5 поступает на выходные шины младших «-разрядов устройства. Переключение каналов мультиплексора 5 производится при помощи сигнала управления, который поступает с выхода элемента ИЛИ 13. В данный момент времени сигнал управления соответствует уровню логического «0». При достижении амплитуды входного сигнала уровня Е (граница динамического диапазона АЦП) на выходе АЦП 3 сформируется код, соответствующий максимальному значению (т. е. на выходных шинах установятся сигналы уровня логической «1»). Дешифратор 22 выделит данную кодовую комбинацию и на его первом выходе сформируется сигнал, который через элемент

ИЛИ 9 установит триггер 18 в единичное состояние, и на входе элемента ИЛИ 13 установится сигнал уровня логической единицы. Мультиплексор 5 подключит к выходным шинам устройства выходные шины второго аналого-цифрового преобразователя 4. В промежуток времени Е—<з на входе АЦП 4 сигнал будет изменяться в динамическом диапазоне от 0 до —Е. Как только на выходе старшего разряда АЦП 4 появится сигнал уровня логической «1» (это означает, что входной сигнал достиг середины динамического диапазона АЦП 4 (фиг. 2, а), триггер 16 установится в единичное состояние (фиг. 2, г), так как на его 7-входе будет присутствовать сигнал уровня логической «1», а на его К-входе сигнал уровня логического «0». Вследствие этого ключ блока 1 откроется и подключит компенсирующее опорное напряжение (—2Е), тем самым сигнал на входе АЦП 3 (фиг. 2, б) изменится на величину —2Е. Но переходящие процессы, связанные с подключением компенсирующего напряжения, не будут влиять на выходной код устройства, так как в этот момент времени работает канал второго аналого-цифрового преобразователя 4. В промежуток времени /₂—/з производится подготовка к работе аналогоцифрового преобразователя 3. При достижении амплитуды входного сигнала уровня 2Е на выходных шинах АЦП 4 установятся сигналы уровня логической единицы. Дешифратор 23 выделит данную кодовую комбинацию и на его первом выходе сформируется сигнал, который установит триггер 15 в единичное состояние (фиг. 2, ж). На выходе элемента ИЛИ 13 появится уровень логического «0», при помощи которого мультиплексор 5 подключит к выходным данным шинам устройства канал преобразования с первым аналого-цифровым преобразователем 3. К этому моменту времени АЦП 3 уже полностью подготовлен к работе. В промежуток времени И—/5 на входе АЦП 3 сигнал будет изменяться в динамическом диапазоне от 0 до —Е, (фиг. 2, б) это является необходимым условием для нормальной работы АЦП 3. Как только на выходе старшего разряда АЦП 3 появится сигнал уровня логической «1», триггер 14 установится в единичное состояние (фиг. 2, д), так как на его первом 7входе будет сигнал уровня логической «1». на втором 7-входе также будет сигнал «1» (триггер 15 установлен в «1»), а на его К-входе будет сигнал уровня логического «0». Вследствие этого ключ блока 2 откроется и подключит компенсирующее напряжение (—ЗЕ), заранее подготавливая к нормальной работе АЦП 4. При достижении амплитуды входного сигнала уровня ЗЕ сигналом, снимаемым с первого выхода дешифратора 22, триггер 17 через элемент ИЛИ 8 установится в единичное состояние

1487183

5

(фиг. 2, к). На выходе элемента ИЛИ 13 сформируется сигнал уровня логической «1» и мультиплексор 5 подключит к выходным шинам младших η-разрядов устройства канал преобразования со вторым аналогоцифровым преобразователем 4. В промежуток времени от /5 до /б работает АЦП 4, так как на его входе сигнал изменяется в нужном диапазоне (0—Е) (фиг. 2, б). Уменьшаясь по амплитуде, входной сигнал в момент времени /б вновь достигает уровня ЗЕ (фиг. 2, а), на выходе второго аналого-цифрового преобразователя 4 сформируется нулевая кодовая комбинация, которая выделяется с помощью второго дешифратора 23. На его втором выходе появится сигнал уровня логического «О», который через элемент ИЛИ 12 установит триггер 17 в нулевое состояние (фиг. 2, к), так как на втором входе элемента ИЛИ 12 будет присутствовать сигнал уровня логического «О». Установка триггера 18 в «О» состояние в данный момент времени не произойдет вследствие того, что на одном из входов элемента ИЛИ 11 будет присутствовать сигнал уровня логической «1», так как триггер 14 установлен в единичное состояние. Сигнал, поступающий с основного выхода триггера 17, изменяет состояние выхода элемента ИЛИ 13 с «1» на «О». Мультиплексор 5 подключит к выходным шинам η-младших разрядов устройства канал преобразования с первым аналого-цифровым преобразователем 3. В промежуток времени /б—1& сигнал на входе АЦП 3 будет изменяться в диапазоне (—Е—0). Как только на выходе старшего разряда первого аналого-цифрового преобразователя 3 установится сигнал уровня логического «0», триггер 14 установится в нулевое состояние (фиг. 2, д), так как на его /-входе будет сигнал логического «0», а на К-входе уровня логической «1». Вследствие этого ключ блока 2 закрывается и устраняет влияние компенсирующего напряжения (—ЗЕ) на входной сигнал второго аналого-цифрового преобразователя 4 (фиг. 2, б), тем самым подготавливая АЦП 4 к дальнейшей работе. К моменту времени /₈ код на выходе АЦП 3 достигнет нулевого значения, на втором выходе дешифратора 22 сформируется сигнал уровня логического «0», который через элемент ИЛИ 10 установит триггер 15 в нулевое состояние (фиг. 2, ж), так как на втором входе элемента ИЛИ 10 будет присутствовать сигнал уровня логического «0». Изменение состояния триггера 15 приводит к изменению состояния выхода элемента ИЛИ 13. Мультиплексор 5 подключит к выходным шинам «-младших разрядов устройства канал преобразования со вторым преобразователем АЦП 4. В промежутке времени —6о сигнал на входе АЦП 4 будет изменяться в диапазоне (—Е—0), и как только на выходе старшего разряда второго

6

аналого-цифрового преобразователя 4 уста новится сигнал уровня логического «0». триггер 16 установится в нулевое состояние (фиг. 2, г), так как в этот момент времени на его /-входе будет присутствовать сигнал уровня логического 0, а на Квходе — сигнал уровня логической «1» вследствие того, что триггер 15 к этому моменту времени установлен в нулевом состоянии. Так как триггер 16 установился в нулевое состояние, то ключ блока 1 закроется и отключит от входа суммирующего усилителя блока 1 компенсирующее напряжение (—2Е), таким образом производится предварительная подготовка АЦП 3 к дальнейшей работе. К моменту времени /_!0 код на выходе АЦП 4 достигнет нулевого значения, дешифратор 23 выделит нулевую кодовую комбинацию и сигнал, сформированный на его втором выходе, через элемент ИЛИ 11 возвратит триггер 18 в исходное состояние, так как в этот момент времени на всех трех входах элемента ИЛИ 11 будут присутствовать сигналы уровня логического «0». На выходе элемента ИЛИ 13 установится сигнал уровня логического «0» (фиг. 2, л) и мультиплексор 5 подключит к выходным шинам пмладших разрядов устройства канал преобразования с первым АЦП 3. От момента времени /ю сигнал на входе первого аналого-цифрового преобразователя 3 будет изменяться в требуемом диапазоне (—Е- 0).

Claims (2)

1. Формула изобретения

   1. Устройство аналого-цифрового преобразования, содержащее первый и второй блоки согласования диапазонов преобразования, информационные входы которых объединены и являются входной шиной, а выходы подключены к информационным входам соответствующих первого и второго аналого-цифровых преобразователей, выхолил которых соединены с соответствующими первыми и вторыми информационными входами мультиплексора, выходы которого являются выходными шинами младших с первого но η-й разряд, где « — число разрядов аналого-цифровых преобразователей, отличающееся тем, что, с целью расширения области применения за счет возможное си преобразования нарастающих и убывающих сигналов, введен блок управления, выполненный на семи элементах ИЛИ. пяти триггерах, элементе И, инверторе, элементе ИЛИ—НЕ, первом и втором дешифраторах, входы которых соответственно соединены с выходами соответствующих первого и второго аналого-цифровых преобразователей, вход н-го разряда первого дешифратора объединен с входом инвертора и с первым /-входом первого триггера, /(-вход которого подключен к выходу инвертора, а

   1487183

   7

   второй /-вход объединен с первыми входами первого элемента ИЛИ и элемента ИЛИ—НЕ, подключен к прямому выходу второго триггера и является выходной шиной (п+2)-го разряда, первые входы второго и третьего элементов ИЛИ рбъедийены и подключены к первому выходу первого дешифратора, второй выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого подключен к инверсному выходу вто- 1 рого триггера, А’-вход которого соединен с выходом четвертого элемента ИЛИ, а 5-вход подключен к выходу первого элемента ИЛИ, второй вход которого соединен с первым выходом второго дешифра- ₁ тора, вход η-го разряда которого объединен с вторым входом элемента ИЛИ—НЕ и с /-входом третьего триггера, /С-вход которого подключен к выходу элемента ИЛИ—НЕ, а прямой выход соединен с управляющим входом первого блока согла- 2 сования диапазонов преобразования, управляющий вход второго блока согласования диапазонов преобразования объединен с первым входом пятого элемента ИЛИ и подключен к прямому выходу первого триггера, С-вход которого объединен с С-входом третьего триггера, с тактовыми входами первого и второго аналого-цифровых преобразователей и является тактовой шиной, первый вход шестого элемента ИЛИ соединен с инверсным выходом четвертого триггера, /?-вход которого подключен к вы8

   ходу шестого элемента ИЛИ, а 5-вход — подключен к выходу второго элемента ИЛИ, второй вход которого соединен с первым входом элемента И, второй вход которого объединен с вторым входом третьего элемента ИЛИ и подключен к прямому выходу пятого триггера, 5-вход которого соединен с выходом третьего элемента ИЛИ, а инверсный выход и /?-вход соединены соответственно с вторым входом и выходом пятого элемента ИЛИ, третий вход которого объединен с вторым входом шестого элемента ИЛИ и подключен к второму выходу второго дешифратора, прямой выход четвертого триггера соединен с первым входом седьмого элемента ИЛИ, второй вход которого подключен к выходу эле мента И, а выход — соединен с управляющим входом мультиплексора и является выходной шиной (п + 1)-го разряда.
2. 2. Устройство по π. 1, отличающееся тем, что блок согласования диапазонов преобразования выполнен на суммирующем усилителе и ключе, информационный вход которого является шиной опорного напряжения соответствующего потенциала, а управляющий вход — является управляющим входом блока, информационным входом которого является первый вход суммирующего усилителя, второй вход которого подключен к выходу ключа, третий вход — является шиной опорного напряжения соответствующего потенциала, а выход является выходом блока.