SU1478323A1 - Controlled pulse-rate frequency divider - Google Patents
Controlled pulse-rate frequency divider Download PDFInfo
- Publication number
- SU1478323A1 SU1478323A1 SU874207084A SU4207084A SU1478323A1 SU 1478323 A1 SU1478323 A1 SU 1478323A1 SU 874207084 A SU874207084 A SU 874207084A SU 4207084 A SU4207084 A SU 4207084A SU 1478323 A1 SU1478323 A1 SU 1478323A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- bit
- pulse
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной технике и может быть использовано в цифровой измерительной аппаратуре, в синтезаторах частот, в устройствах автоматики и телемеханики. Целью изобретени вл етс увеличение надежности работы устройства при одновременном его упрощении. Поставленна цель достигаетс благодар обеспечению гарантированной длительности импульсов установки счетчика импульсов в требуемое состо ние при четных и нечетных коэффициентах делени . Устройство содержит счетчик 4 импульсов, триггеры 1,3,11 и 13, элемент 5 сравнени кодов, блок 6 управлени , элементы И 7,8 и 9, элемент ИЛИ 10, входную и выходную шины 2 и 12. 1 ил.The invention relates to a pulse technique and can be used in digital measuring equipment, in frequency synthesizers, in automation and telemechanics devices. The aim of the invention is to increase the reliability of the device while simplifying it. This goal is achieved by ensuring the guaranteed pulse duration of setting the pulse counter to the required state with even and odd division factors. The device contains a pulse counter 4, triggers 1,3,11 and 13, a code comparison element 5, a control block 6, elements AND 7.8 and 9, an OR element 10, input and output buses 2 and 12. 1 Il.
Description
Изобретение относитс к импульсной технике и предназначено дл использовани в цифровой измерительной аппаратуре, в синтезаторах частот, в устройствах автоматики и телемеханики .The invention relates to a pulse technique and is intended for use in digital measuring equipment, in frequency synthesizers, in automation and telemechanics devices.
Целью изобретени вл етс увеличение надежности работы устройства при одновременном его упрощении.The aim of the invention is to increase the reliability of the device while simplifying it.
На чертеже приведена электрическа структурна схема управл емого делител частоты следовани импульсов.The drawing shows an electrical structural scheme of a controlled pulse frequency divider.
Управл емый делитель частоты следовани импульсов содержит первый триг- гер 1, счетный вход которого соединен с входной шиной 2, выход - с первым установочным входом второго триггера 3 и счетным входом п-разр дного счетчика 4 импульсов, выходы разр дов которого соединены с первой группой входов n-разр дного элемента 5 сравнени кодов, втора группа входов которого соединена с выходами старших разр дов (п+1)-разр дного блока 6 управлени , выход - с вторым установочным входом второго триггера 3, выход которого соединен с первым (пр мым ) входом первого элемента И 7 и первым входом второго элемента И 8, второй вход которого соединен с выходом третьего элемента И 9, первый вход которого подключен к выходу младшего разр да (п+1)-разр дного блока 6 управлени , и с вторым (инверсным ) входом первого элемента И 7, выход которого соединен с первым входом элемента ИЛИ 10 и с входом установки в О n-разр дного счетчика 4 импульсов, вход установки в 1 которого соединен с выходом второго элемента И 8 и со счетным входом третьего триггера 11, установочный вход которого соединен с выходом младшего разр да п-разр дного счетчика 4 импульсов, выход - с вторым входом элемента ИЛИ 10, выход которого соединен с выходной шино й 12 и счетным входом четвертого триггера 13, инверсный выход которого соединен с вторым входом третьего элемента И 9.The controlled pulse frequency divider contains the first trigger 1, the counting input of which is connected to the input bus 2, the output to the first setup input of the second trigger 3 and the counting input of the n-bit counter 4 pulses, the outputs of the bits of which are connected to the first group inputs of n-bit code comparison element 5, the second group of inputs of which is connected to the outputs of the higher bits of the (n + 1) -disk control unit 6, the output to the second installation input of the second trigger 3, the output of which is connected to the first (right ) entrance The first element And 7 and the first input of the second element And 8, the second input of which is connected to the output of the third element And 9, the first input of which is connected to the output of the low-order (n + 1) -disk control unit 6, and the second (inverse) the input of the first element And 7, the output of which is connected to the first input of the element OR 10 and to the input of the installation in O n-bit counter 4 pulses, the input of the installation in 1 of which is connected to the output of the second element And 8 and to the counting input of the third trigger 11, the installation the input of which is connected to the output of the lower bit and n-bit counter 4 pulses output - to a second input of the OR gate 10, whose output is connected to the output Shino 12 minutes and counting input of the fourth flip-flop 13, whose inverse output coupled to a second input of the third AND element 9.
Дл хранени кода заданного коэффициента К делени предназначен (п+ +1)-разр дный блок 6 управлени , п старших разр дов которого соединены с второй группой входов п-разр дного элемента 5 сравнени кодов, что обеспечивает сравнение кода, равного 0.5КTo store the code of a given coefficient K, a (n + +1) -based control unit 6 is designed for d division, the most significant bits of which are connected to the second group of inputs of the n-bit code comparison element 5, which provides a comparison of the code equal to 0.5 K
10ten
2Q 302Q 30
при четных К или равного 0,5 (К-1) при нечетных К.with even K or equal to 0.5 (K-1) with odd K.
Устройство работает следующим образом .The device works as follows.
Счетные триггеры устройства срабатывают по заднему фронту поступающих на их входы импульсов.Counting triggers of the device are triggered by the falling edge of the pulses arriving at their inputs.
Установка счетчика 4 в состо ние О или 1 производитс сигналами единичного уровн . Триггер 11 устанавливаетс (в нуль) сигналом нулевого уровн , а триггер 3 - сигналами единичных уровней.The installation of the counter 4 in the state O or 1 is made by the signals of the unit level. The trigger 11 is set (to zero) with a zero level signal, and the trigger 3 is set with unit level signals.
В исходном состо нии триггеры счетчика 4, а также триггеры 1,3,11 и 13 установлены в нулевые состо ни . Код заданного коэффициента делени записан в блоке 6. При делении на четные коэффициенты в младшем разр де кода управлени записан нуль. Сигнал нулевого уровн с выхода младшего разр да блока 6 поступает на вход элемента 9. При этом независимо 25 от состо ни триггера 13 сигнал на выходе элемента 9 равен нулю, в результате чего при делении на четные коэффициенты элемент 7 открыт, а элемент 8 - закрыт.In the initial state, the triggers of the counter 4, as well as the triggers 1,3,11 and 13, are set to zero states. The code of the specified division factor is recorded in block 6. When dividing into even coefficients in the lower-order control code, zero is written. The zero-level signal from the low-bit output of block 6 enters the input of element 9. Regardless of the 25 conditions of trigger 13, the signal at the output of element 9 is zero, with the result that when divided by even coefficients, element 7 is open and element 8 is closed .
При подсчете входных импульсов, поступающих по шине 2, происходит изменение состо ни триггера 1 и триггеров счетчика 4. При подсчете К-го входного импульса на выходах счетчика 4 устанавливаетс код числа 0,5 К. При этом на выходе элемента 5 по вл етс сигнал единичного уровн , которым триггер 3 устанавливаетс в единичное состо ние. Сигнал единичного уровн с выхода триггера 3 поступает через открытый элемент 7 на вход установки в О счетчика 4 и на вход элемента 10. Триггеры счетчика 4 устанавливаютс при этом в нулевые состо ни , а на шине 12 по вл етс сигнал единичного уровн .When counting input pulses coming through bus 2, the state of flip-flop 1 and flip-flops of counter 4 change. When counting the K-th input pulse, the code of 0.5 K is set at the outputs of counter 4. At the output of element 5, the unit level by which the trigger 3 is set to the unit state. The unit level signal from the output of the trigger 3 is fed through the open element 7 to the input of the installation in O of the counter 4 and to the input of the element 10. The triggers of the counter 4 are set to zero states, and a single level signal appears on the bus 12.
В момент окончани (К+1)-го входного импульса триггер 1 переходит в единичное состо ние и его выходным сигналом триггер 3 устанавливаетс в состо ние нул . При этом прекращаетс сброс счетчика 4 и заканчиваетс формирование выходного импульса на шине 12.At the moment of termination of the (K + 1) th input pulse, trigger 1 goes to one state and by its output signal trigger 3 is set to zero. This stops the reset of the counter 4 and ends with the formation of the output pulse on the bus 12.
5 На этом заканчиваетс первый цикл делени входных импульсов на заданный коэффициент, если число К вл етс четным. В дальнейшем при делении5 This ends the first cycle of dividing the input pulses by the specified ratio if the number K is even. Further in the division
3535
4040
5five
00
314314
на четные коэффициенты работа устройства повтор етс .at even factors, the operation of the device is repeated.
При делении на нечетные коэффициенты в младшем разр де кода управлени записана 1. Сигнал единичного уровн с выхода младшего разр да блока 6 поступает на вход элемента 9. При этом сигнал на выходе элемента 9 определ етс состо нием триггера 13. Б исходном состо нии триггер 13 установлен в нулевое состо ние. Поэтому в первом цикле делени входных импульсов на нечетный коэффициент сигнал на выходе элемента 9 равен 1, в результате чего элемент 7 закрыт, а элемент 8 открыт.When divided by odd factors in the low-order bit, the control code is recorded 1. The unit-level signal from the lower-bit output of block 6 is fed to the input of element 9. The signal at the output of element 9 is determined by the state of trigger 13. In the initial state, trigger 13 set to zero. Therefore, in the first cycle of dividing the input pulses by an odd coefficient, the signal at the output of element 9 is equal to 1, with the result that element 7 is closed and element 8 is open.
При подсчете (К-1)-го входного импульса с шины 2 на выходах разр дов счетчика 4 устанавливаетс код числа 0,5(К-1). При этом на выходе элемента 5 по вл етс сигнал единичного уровн , которым триггер 3 переводитс в единичное состо ние. Сигнал единичного уровн с выхода триггера 3 поступает через открытый элемент 8 на вход установки в 1 счетчика 4 и ка счетный вход триггера 11. Триггеры счетчика 4 устанавливаютс при этом в единичные состо ни .When counting the (K-1) th input pulse from bus 2, the code of the number 0.5 (K-1) is set at the outputs of the bits of counter 4. In this case, a single level signal appears at the output of element 5, with which the trigger 3 is transferred to the single state. The signal of the unit level from the output of the trigger 3 is supplied through the open element 8 to the input of the installation in 1 of the counter 4 and to the counting input of the trigger 11. The triggers of the counter 4 are set to single states.
В момент окончани К-го входного ихпульса триггер 1 устанавливаетс в единичное состо ние и его выходным сигналом триггер 3 устанавливаетс в нулевое состо ние. При этом сигнал на выходе элемента 8 становитс нуле вым, в результате чего триггер 11 переходит в единичное состо ние и на шине 12 по вл етс сигнал единичного уровн .At the moment the K-th input pulse terminates, the trigger 1 is set to one state and, by its output signal, the trigger 3 is set to the zero state. In this case, the signal at the output of element 8 becomes zero, as a result of which the trigger 11 goes into one state and a single level signal appears on bus 12.
В момент окончани (К+1)-го входного импульса на шине 2 триггер 1 устанавливаетс в нулевое состо ние, в результате чего триггеры счетчика 4 устанавливаютс также в нулевые сос- . Сигнал нулевого уровн с выхода младшего разр да счетчика 4 устанавливает триггер 11 в нулевое состо ние , в результате чего заканчиваетс формирование выходного импульса на шине 12, а триггер 13 переводитс в единичное состо ние. При этом сигнал на выходе элемента 9 становитс нулевым, элемент 8 закрываетс , а элемент 7 открываетс .At the moment of termination of the (K + 1) th input pulse on bus 2, the trigger 1 is set to the zero state, as a result of which the triggers of the counter 4 are also set to zero-co. The zero-level signal from the low-bit output of the counter 4 sets the trigger 11 to the zero state, as a result of which the formation of the output pulse on the bus 12 ends, and the trigger 13 is switched to the single state. The signal at the output of element 9 becomes zero, element 8 closes, and element 7 opens.
Во втором цикле делени ка нечет- ный коэффициент при подсчете (к+3)-го входного импульса в счетчике 4 устанавливаетс код единицы, при подсчеIn the second division cycle, the odd factor in the calculation of (k + 3) th input pulse in unit 4 sets the unit code;
00
00
3232
5 five
5 five
5 five
5five
00
3434
те (К+5)-го входного импульса - код числа два и т.д. При подсчете 2 К-го входного импульса на выходах счетчика 4 устанавливаетс код числа 0,5(К-1). При этом на выходе элемента 5 по вл етс сигнал единичного уровн , триггер 3 переходит в единичное состо ние, происходит установка триггеров счетчика 4 в нулевые состо ни , а на выходное шине 12 по вл етс выходной импульс.Those (K + 5) -th input impulse - the code of the number two, etc. When counting the 2 K-th input pulse at the outputs of the counter 4, the code number 0.5 (K-1) is set. In this case, a single level signal appears at the output of element 5, trigger 3 goes into one state, counter 4 triggers are set to zero, and an output pulse appears on output bus 12.
В момент окончани (2К+1)-го входного импульса триггер 1 устанавливаетс в единичное состо ние, триггер 7 переводитс в нулевое состо ние, прекращаетс установка триггеров счетчика 4 в нуль и заканчиваетс формирование выходного импульса на шине 12. При этом триггер 13 устанавливаетс в нулевое состо ние, элемент 7 закрываетс , а элемент 8 открываетс .At the time of termination of the (2K + 1) th input pulse, trigger 1 is set to one, trigger 7 is transferred to the zero state, installation of the triggers of counter 4 stops at zero, and the output pulse on bus 12 is completed. At that, trigger 13 is set to the zero state, element 7 is closed, and element 8 is opened.
В дальнейшем работа устройства повтор етс сдвоенными циклами, причем в конце нечетных циклов счетчик 4 устанавливаетс в единичное состо ние , а в конце четных циклов - в нулевое состо ние.Subsequently, the operation of the device is repeated by double cycles, at the end of odd cycles, the counter 4 is set to one state, and at the end of even cycles to the zero state.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874207084A SU1478323A1 (en) | 1987-03-06 | 1987-03-06 | Controlled pulse-rate frequency divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874207084A SU1478323A1 (en) | 1987-03-06 | 1987-03-06 | Controlled pulse-rate frequency divider |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1478323A1 true SU1478323A1 (en) | 1989-05-07 |
Family
ID=21289669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874207084A SU1478323A1 (en) | 1987-03-06 | 1987-03-06 | Controlled pulse-rate frequency divider |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1478323A1 (en) |
-
1987
- 1987-03-06 SU SU874207084A patent/SU1478323A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1265996, кл. Н 03 К 23/00, 18.01.85. Авторское свидетельство СССР № 1431069, кл. Н 03 К 23/00, 04.02.87. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1478323A1 (en) | Controlled pulse-rate frequency divider | |
US3947673A (en) | Apparatus for comparing two binary signals | |
US4149258A (en) | Digital filter system having filters synchronized by the same clock signal | |
US3097338A (en) | Pulse-code modulation transmission systems | |
SU1431069A1 (en) | Divider of pulse repetition rate | |
SU746503A1 (en) | Maximum number determining device | |
SU659976A1 (en) | Digital frequency meter | |
SU1547057A2 (en) | Frequency divider with variable division ratio | |
SU1624687A1 (en) | Pulse repetition rate divider | |
SU1522396A1 (en) | Variable frequency divider | |
SU1262724A1 (en) | Pulse repetition frequency divider with controlled pulse duration | |
SU966919A1 (en) | Frequency divider with variable condition ration | |
SU1015492A2 (en) | Variable-frequency pulse forming device | |
SU1591010A1 (en) | Digital integrator | |
SU395989A1 (en) | Accumulating Binary Meter | |
SU1753469A1 (en) | Device for sorting of numbers | |
SU1444937A1 (en) | Divider of pulse recurrence rate with variable pulse duration | |
SU955031A1 (en) | Maximum number determination device | |
SU1596453A1 (en) | Pulse recurrence rate divider | |
SU1569962A2 (en) | Univibrator | |
SU790241A1 (en) | Pulse duration selector | |
SU748271A1 (en) | Digital frequency meter | |
SU799148A1 (en) | Counter with series shift | |
SU928353A1 (en) | Digital frequency multiplier | |
SU834934A1 (en) | Frequency divider |