SU1448414A1 - Устройство кодировани блоковых кодов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах хранени . обработки и передачи информации позвол ет упростить устройство и расширить область его применени  за счет тэбеспечени  возможности кодировани  нелинейных кодов. Устройство содержит буферные регистры 1, группу 3 блоков полусумматоров. группу 5 умножителей в поле Галуа и блок 7 ключей. Благодар  введению буферных регистров 2, группы 4 блоков полусумматоров, группы 6 умножителей в поле Галуа, блока 8 ключей, блоков 9 и 10 коммутаторов блока 1 управлени  и преобразовател  12 кодов в устройстве обеспечиваетс  упрощение структуры и по вл етс  возможность кодировани  не только линейных, но и нелинейных кодов. 1 з.п. ф-лы, 2 ил. о U (Л

Description

13.1

п.г

JS.ffff

г№ .т,

.f7

4iai . ЭО

4

йзоёретение относитс  к вьиисли- тельной технике и технике св зи и может использоватьс  в системах хранени , обработки и передачи цифровой ин формации, в том числе по лини м св з с многопозйционной модул цией,

.Цель изобретенид - упрощение устройства и расширение области его применени  за счет обеспечени  возмож- ности кодировани  нелинейных кодов.

На фиг. 1 изображена блок-схема предлагаемого устройства кодировани  блоковых кодов; нафиг, 2 - функциональна  схема блока управлени .

Устройство кодировани  блоковых кодов (фиг. 1) содержит первый - ()-ый га (-разр дные буферные регистры 1 (т 1-разр дность символов первого входного (п. К,, d)-кoдa), первый - ()-ый т -разр дные буферные регистры 2 (т -разр дность символов второго входного (п, К, d2)-кoдa), первую и вторую группы 3 и 4 блоков полусумматоров, первую и вторую группы 5 и 6 умножителей в поле Галуа, первый и второй блоки 7 и 5 ключей, первый и второй блоки 9 и Ю коммутаторов, блок li управлени  и преобразователь 12 кодов. На фиг. обозначены первые и вторые информационные входы 13 и 14, тактовый вход 15, вход 16 импульса начала информации , информационные выходы 17, выход 18 импульса запроса.

Блоки полусумматоров групп 3 и.4 содержат каждый соответственно т, и ю полусумматоров.

Умножитель в поле Галуа групп 5 и 6 представл ют собой преобразователи кодов на основе ПЗУ с жестким программированием, на выходе которых формируютс  коды, равные произведению входного входа на соответствующий элемент пол  GF(2 ) - дл  группы 5 или пол  СЕСЗ) - дл  группы 6. Блок 11 управлени  (фиг. 2) содержит триггер 19, элемент И 20, первый - третий счетчики 21-23. На фиг. 2 обозначены первый и второй входы 24 и 25 и первый - четвертый выходы 26- 29, Преобразователь 12 кодов может быть реализован на ПЗУ с жестким программированием. Счетчики 21-23

имеют коэффициенты пересчета соответственно К, К и п,, причем после переполнени  счетчика счет в нем останавливаетс .

Работу устройства кодировани  блоковых кодов рассмотрим на примере конструкции, состо щей из блоков, кодирующих информацию следующими кодами: код Рида-Соломона PC, (15, 11, 5) над полем Галуа GF(2), т.е. п 15, , d ,5, (первый входной код); Код Рида-Соломона РС2(15, 13, 3) над полем Галуа GF(2), т.е. п, 15, , d,3, (второй входной код); нелинейный код Норд- строма-Робинсона Н-Р (16, 8, 6), т.е , ,, (выходной код); ортогональный код, вложенный в код Н-Р (16, 4, 8), т.е. п,16, , (выходной код).

Представление пол  Галуа GF(2 ) в виде двоичньж динейных комбинаций по нормальному базису d ,o(tf,cl. выгл дит следующим образом:

0 5 0 5

0

.с/

0 0

о1

п

d d с(

1111

1000 0500

1101 00 1 о

о 1 о о

сз о о 1 1 о/ о о о

d 1 О

1 1 1

1

о( О 1 О 1 О 1 1

1

1

,11

о 1 о о

)

0000

i 00

5

0

5

Устройство кодировани  блоков кодов работает следующим образом.

Поступающий на вход 16 устройства импульс начала информации подаетс  на второй вход 19 блока 11 управлени , где обнул ет счетчики 21-23 и перебрасьшает триггер 19 в состо ние логической единищ. Сигнал логической единицы с выхода триггера 19 поступает на вход элемента И 20 и дает раз- рещение прохождению тактовых импульсов , поступающих с входа 15 устройства на первый вход 18 блока 11 управлени .

С выхода элемента И 20 п тнадцать тактовых импульсов поступают на входы обнулени  счетчиков 21-23. С выхо . 3J4

да счетчика 21 импульс длич ельностыо в одиннадцать периодов тактовой частоты поступает на входы управлени  блоков 7 и 9. С выхода счетчика 22 импульс длительностью в тринадцать периодов тактовой частоты поступает на входы управлени  блоков 8 и 10, С выхода счетчика 23 импульс запроса возвращает триггер 19 в нулевое сое- то ние, прекраща  прохождение тактовых импульсов через элемент И 20, пр этом импульс запроса поступает на выход 29 блока 1I управлени  и на выход 18 устройства.

С поступлением импульса начала информации на входы 13 и 14 поступает двоична  информаци  по четырем разр дам в параллельном виде с час- тотой тактовых импульсов, причем на входы 13 двоична  информаци  поступает в течение одиннадцати тактов, а на входы 14 - в течение тринадцати тактов,

Дл  рассматриваемого случа  блоки 1, 3, 5, 7 и 9 соединены в соответствии с порождающим полиномом кода PC,

gi{x)x +of x +c/44 x+ и осуществл ют формирование четырех избыточных символов кода PC-,.

В течение первых одиннадцати тактов входна  информаци  с входов 13 поступает через замкнутые ключи блока 7 на входы умножителей группы 5 и одновременно ерез блок 9 на соответствующие входы преобразовател  12 кодов . Сформированные четыре избыточных символа кода вьщаютс  на соответствующие входы преобразовател  12 кодов через блок 9 следом за информационными символами, при этом ключи блока 7 разомкнуты.

14-

Блоки 2, 4-, 6, 8 и 10 в этом случае соединены в соответствии с порождающим полиномом кода PC4:

gi(x)(

и осуществл ют формирование двух избыточных символов кода PCj.

В течение первых тринадцати тактов входна  информаци  со входов 14 поступает через замкнутые ключи блока 9 на входы умножителей группы 6 и одновременно через блок 10 на соответствующие входы преобразовател  12 кодов . Сформированные два избыточных .символа кода PC - выдаютс  на соответствующие входы преобразовател  12 кодов через блок 10 следом за информационными символами, при этом ключи 1 блока 9 разомкнуты.

Преобразователь 12 кодов представл ет собой дл  данного случа  преобразователь восьмиразр дной двоичной информации в шестнадцатиразр дные кодовые слова нелинейного кода Н-Р (16, 8, 6) и вложенного в него ортогонального кода (16, 4, 8).

Кодовые последовательности кода .(16, 4, 8) представл ютс  следующей матрицей Н, :

Н,Н,Н,Н,

HU

5

где Н.

,j -1

Н

Н, Н Н -jH 1

0000 01 о 1 0011 0110

1111

1010 1100 1001

Приведем вспомогательные последовательности i(l, 8)

0000.000000000000

1 1 1 О 111011010010

1110.101111100100

1 1 1 I 101010011100

1 1 1 1 100111001010

llll 110Ю1010Olio

1 1 1 0 1101roil1000

0 0 0 1 0111,01111110

Кодовые слова нелинейного кода с вложенным ортогональным кодом образуютс  таким образом:

«

Z h.®H. илиЦЬ-еН,. , 1--1. |.,

где h ,- - инверсные последовательности

© - суммирование строк матрицы Н с последовательностью h или Ь.

Прономеруем разр ды двоичных последовательностей h., h. и столбцы матрицы H(j слева направо с первого по шестнадцатый.

Тогда выбор одной из строк матрицы Н ( определ етс  двоичным набором на соответствующих входах преобразовател  12 кодов, совпадающим с од- ним из двоичных наборов во втором, третьем, п том и тринадцатом столбцах матрицы Е 1,

Выбор одной из последовательносте h,- или h определ етс  двоичным на- оором на соответствующих входах преобразовател  12 кодов, совпадающим с одним из двоичных наборов в дев том , дес том, одиннадцатом и двенадцатом разр дах последовательностей hi или h ,-.

Так с каждым тактом поступлени  информации на входы 13 и 14 устройства с выходов 17 снимаетс  шестнадцать разр дов практически без задержки , если не учитьюать задержки элементов,

Весь двоичный массив информации из 96 разр дов, поступающий на входы устройства, кодируетс  за п тнадцать тактов и получаетс  (п, k, d) код (240, 96, 24).

Таким образом обеспечиваетс  упрощение устройства и расширение област его применени  за счет многокаскадного построени  устройства с использованием коротких линейных и нелинейных кодов. Кроме того, предлагаемое устройство позвол ет кодировать информацию, поступающую на его входы как в старт-стопном, так и в циклическом режимах и обеспечивает более высокую кодовую скорость R-k/n передачи при одинаковом числе информационных символов и рассто нии Хем- минга.

Предлагаемое устройство обеспечивает также выдачу выходной кодиро5

to

15

20

25 30

40

45

, 5

484146

ванной информации практически без задержки по отношению к входной, что дает дополнительное преимущество при использовании устройства в многопозиционных системах св зи.

Claims (2)

1. Устройство кодировани  блоковых кодов, содержащее первый - ( -К)-й m -разр дные буферные регистры (п, К - соответственно общее число символов и число lio фopт aциoнныx символов первого входного кода; т - разр дность символов первого входного кода, выходы которых соединены с первыми входами одноименных блоков полусумматоров первой группы, первый блок ключей, выходы которого через первый - ()-й умножители в поле Галуа первой группы подключены соответственно к информационным входам первого m,-разр дного буферного регистра и вторым входам первого - (п,-К,-1)-го блоков полусумматоров первой группы, выходы которых соединены с информационными входами соответственно второго - (п.-К)-го га I,- разр дных буферных регистров, вторые входы (,)-го блока полусумматоров первой группы  вл ютс  первыми информационными входами устройства, отличающеес  тем, что, с целью упрощени  устройства и расширени  области его применени  за счет обеспечени  возможности кодировани  нелинейных кодов, в устройство введены первый - (п ,-К г)-й т -разр дные буферные регистры {К - число информационных символов второго входного кода; т .- размерность символов второго входного кода, первый - ( -К)-й блоки полусумматоров второй группы, первый - ()-й умножители в поле Галуа второй группы, второй блок ключей, первый и второй блоки коммутаторов, преобразователь жодов и блок управлени , выходы (п-,- -К,)-го блока полусумма.торов первой группы соединены с информационными входами первого блока ключей, первые и вторые информационные входы первого блока коммутаторов подключены соответственно к выходам (п-,-К,)-го m ,-разр дного буферного регистра и первым информационным входам устройства , выходы первого - (,1)-го m -разр дных буферных регистров сое35

1

динены с первыми входами одноименных блоков полусумматоров второй группы, выходы которых подключены к информационным входам соответственно второго ()-го т -разр дных буферных регистров, вькоды (п,-К2)-го m -разр дного буферного регистра соединены с первыми входами одноименного блока полусумматоров второй группы и первы ми информационными входами второго блока коммутаторов, вторые информационные входы которого объединены с соответствующими вторыми входами ( блока полусумматоров вто- рой группы и  вл ютс  вторыми информационными входами устройства, вькоды ()-го блока полусумматоров второй группы соединены с информационными входами второго блока ключей, вы- ходы которого через первый - (п,- -К)-й умножители в поле Галуа второй группы подключены соответственно к первым информационным входам первого го -разр дного буферного регистра и первого - ()-го блоков полусумматоров второй группы, первый и второй входы блока управлени   вл ютс  соответственно тактовым входом и входом импульса начала информации устройства, первый выход блока управлени  подключен к тактовым входам

148

всех буферных регистров, второй и третий выходы блока управлени  соединены с управл ющими входами соответственно первых и вторых блоков ключей и коммутаторов, выходы первого и второго блоков коммутаторов соединены с первыми и вторыми входами преобразовател  кодов, выходы которого  вл ютс  информационными выходами устройства, четвертый выход блока управлени   вл етс  выходом импульса запроса устройства.

2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит триггер, первый - третий счетчики и элемент И, первый вход которого  вл етс  первым входом блока, входы обнулени  первого - третьего счетчиков и триггера объединены и  вл ютс  вторым входом блока, выход триггера соединен с вторым входом элемента И, выход которого подключен к счетным входам первого - третьего счетчиков и  вл етс  первым выходом блока, выходы переполнени  первого и второго счетчиков  вл ютс  соответственно вторым и третьим выходами блока, выход переполнени  третьего счетчика соединен с уста- новочньм входом триггера и  вл етс  четвертым выходом блока.