SU1444956A1

SU1444956A1 - Преобразователь равновесного кода в двоичный код

Info

Publication number: SU1444956A1
Application number: SU874305789A
Authority: SU
Inventors: Алексей Андреевич Борисенко; Геннадий Викторович Куно; Владимир Алексеевич Соловей
Original assignee: Сумский филиал Харьковского политехнического института им.В.И.Ленина
Priority date: 1987-07-20
Filing date: 1987-07-20
Publication date: 1988-12-15

Abstract

Изобретение относитс к вычислительной технике. Его использование в системах обработки дискретной информации позвол ет повысить быстродействие . Преобразователь содер й1Т блоки 4 считывани и накапливающий сумматор 7. Благодар введению блока 1 преобразовани равновесного кода в биномиальный, групп 2, 3 сумматоров, дешифратора 5 числа единиц и шифратора 6 в преобразователе осуществл етс поразр дное распараллеливание обработка, что и обеспечивает ускорение последней. -2 табл., 1 з.п. ф-лы, 3 ил. (Л

Description

Таблица 2

010011 01000 00111

010110 01011 00112

011100 01110 00123

33222- 4--- 0100 33021- 4 - 2 О 0110 33210- 432- 1001

30.5 ЗОМ 30,3

Фиг. 2

30.2 30.1 Фие.

Claims

Формула изобретения

1. Преобразователь равновесного кода в двоичный код, содержащий блоки считывания и накапливающий сумматор, выходы которого являются информационными выходами преобразователя, отличающийся тем, что, с целью повышения быстродействия, в преобразователь введены дешифратор числа единиц, шифратор, первая и вторая группы сумматоров и блок преобразования равновесного кода в би1444956 номиальный, входы которого являются информационными входами преобразователя, первый - n-й выходы блока преобразования равновесного кода в биномиальный (п - разрядность биномиального кода) подключены к первым * входам одноименных сумматоров первой группы и одноименных блоков считывания, первые входы первого - п-го сумматоров второй группы объединены и являются входами контрольного числа преобразователя, вторые входы η-x сумматоров обеих групп объединены и являются входами суммы единиц преобразователя, выходы η-го - второго сумматоров первой группы подключены к вторым входам (п-1)-х первых сумматоров обеих групп, выходы первого сумматора первой группы являются выходами суммы единиц преобразователя, первые и вторые выходы первого - η-го сумматоров второй группы соединены соответственно с вторыми и третьими входами одноимен- 25 ных блоков считывания, четвертые и пятые входы которых соответственно объединены и являются тактовым и установочным входами преобразователя , выходы блоков считывания подкпю- 30 чены к соответствующим входам дешифратора числа единиц,' выходы которого соединены с входами шифратора, выходы которого подключены к входам накапливающего сумматора.
2. Преобразователь по п.1, о т личающийся тем, что блок считывания содержит биномиальный /счетчик, элемент ИЛИ, первый и второй триггеры, элемент И и элемент ЗАПРЕТ, первый разрешающий вход которого объединен с первым входом элемента И- и является первым входом блока, запрещающий вход элемента ЗАПРЕТ объединен с вторьм входом элемента И и является вторым входом блока, входы установки биномиального счетчика являются третьими входами блока, третий вход элемента И объединен с вторьм разрешающим входом элемента ЗАПРЕТ и является четвертым входом блока, выход переполнения биномиального счетчика соединен с f S-входом второго триггера, R-вход которого объединен с R-входом первого триггера и является пятьм входом блока, инверсные выходы первого и второго триггеров соединены соответственно с четвертым входом элемента И и третьим разрешающим входом элемента ЗАПРЕТ, выходы которых подключены соответственно к S-входу первого триггера и первому входу элемента ИЛИ и к счетному входу биномиального счетчика и второму входу элемента ИЛИ, выход которого является выходом блока.

Номера входов

Номера выходов с единичными сигналами

Таблица 1

5 4 3 2 1

Код с постоян. вес

Биномиальный код

Таблица 2

010011 01000 0 0 1 1 1 3 3 2 2 2 - 4 - - - 0100 010110 01011 0 0 1 1 2 3 3 0 2 1 - 4 - 2 0 0110 011100 01110 0 0 1 2 3 3 3 2 1 0 - 4 3 2 - 100Ϊ

Фи г. 2