SU1444788A1 - Устройство дл обмена информацией между магистралью параллельного интерфейса и последовательным каналом - Google Patents

Abstract

Устройство относитс  к области вычислительной техники, в частности к устройствам информационного обмена в вычислительных сет х между главной вычислительной машиной и удаленными периферийными устройствами. Устройство обеспечивает скоростной обмен между стандартной последовательной и различными модификаци ми стандартной параллельной магистрали в режимах транзитного пр мого доступа при резидентном программно-аппаратном контроле. Цель изобретени  - расширение области применени . Устройство содержит два блока коммутации информационных и управл ющих сигналов, арифметико-логический блок, пам ть с блоком управлени  пр мым доступом, блок регистров адреса и блок приоритета , регистры состо ни  записи и чтени . 2 з.п. ф-лы, 5 ил. с € (Л

Description

4 4

00

оо

Изобретение относитс  к области вычислительной техники, в частности к устройствам последовательного информационного обмена между главной вьгаислительной машиной и удаленными периферийными устройствами, имеющими магистральный параллельный интерфейс При этом информационньй обмен с мультиплексным каналом осуществл етс  двухуровневым фазоманипулированным кодом без возврата к нулю.

Целью изобретени   вл етс  расширение области применени  устройства.

На фиг,1 представлена блок-схема устройства дл  обмена информацией; на фиг,2 - блок управлени  гф мым доступом; на фиг.З - блок регистров адреса и данных; на фиг,4 - блок приоритета; на фиг,5 - второй Рлок коммутации информационных и управл ющих сигналов.

Устройство дл  обмена информацией содержит (фиг,1) первый блок 1 коммутации информационных и управл ющих сигналов, блок 2 управлени  пр мым доступом, блок 3 регистров адреса и данных, генератор А тактовых имт пульсов, блок 5.приоритета, второй блок 6 коммутации информационных и управл ющих сигналов, арифметико- логический блок 7, блок 8 посто нной пам ти, блок 9 оперативной пам ти, регистр 10 состо ни  записи (РСЗ), регистр 11 состо ни  чтени  (РСЧ), регистр 12 адреса, селектор 13 адреса . На фиг,1 обозначено внутренн   магистраль 14, вход-выход 15 блока 1 с последовательным каналом, второй выход 16 блока 2, тактовый вход 17 блока 2, первый выход 18 блока 2, первьй, второй выходы 19, 20 блока 1 первый выход 21 блока 3, третий, четвертый выходы 22, 23 блока 1, вход/выход 24, второй и третий выход 25, 26 блока 3, первый, второй выход 27, 28 блока 5, третий вьжод 29 блока 2, выход 30 генератора 4, тактовый вход 31 арифметико-логического блока, выход 32 блока 6, выход 33 регистра 12 адреса, выход 34 селектора 13 адреса, вход/выход 35 блока 6 с магистралью параллельного интерфейса .

Блок 1 содержит канальные приемопередатчики , кодер, дешифраторы адреса , двунаправленные преобразователи последовательного кода в параллельный (не показано),

g

0

5 0

5

5

5

второй элемент И И 54, первый триг0

0 I

Блок 2 управлени  пр мым доступом содержит (фиг,2) узел формирователей 36 записи-чтени , первый элемент И 37, третий элемент И 38, второй элемент И 39, четвертый элемент И 40, щифратор 41 адреса данных.

Блок 3 регистров адреса и данных содержит (фиг.З) регистр 42 состо ни , формирователь 43 адреса, входной регистр 44 данных, выходной регистр .45 данных, элемент чИЛИ 46, регистр 47 базового адреса.

Блок 5 приоритета содержит (фиг,4) элемент ИЛИ 48, третий элемейт И 49, второй триггер 50, элемент И-НЕ 51, элемент ИЛИ-НЕ 52, 53, -первый элемент гер 55,

Блок 6 содержит (фиг,5) регистр 56 адреса, регистр 57 данных, элемент И 58, триггеры 59, 60, элемент И 61, триггер 62, элемент ИЛИ 63, элементы И 64, 65, 66, элемент ИЛИ 67, магистральные приемопередатчики 68, 69, дешифратор 70 адреса.

Устройство осуществл ет обмен информацией между мультиплексным каналом последовательного информационного обмена (МКИО) и периферийными устройствами , подключенными к локальной внешней магистрали параллельного) интерфейса (МПИ),

При этом обеспечиваетс  реализаци - двух процедур информационного обмена: обмен между активным устройством на магистрали МКИО и активным периферийным устройством на магистрали МПИ; обмен между МКИО и пассивной магистралью МПИ,

Б первом режиме устройство функционирует следующим образом.

Информаци  дл  транзитной передачи записываетс  передающей активной магистралью в общую зону резидентного блока 9 оперативной пам ти и затем считываетс  из этой зоны принимающей активной магистралью. Оба обращени  к блоку 9 осуществл ютс  в режиме пр мого доступа к пам ти через внутреннюю магистраль 14, Очередностью обслуживани  запросов на пр мой доступ к пам ти со стороны магистралей управл ет блок 5, Таким образом, в первом режиме транзитна  межмагистральна  передача информации раздел етс  на две процедуры обмена: а - между магистралью МКИО 15 и блоком 9 оперативной пам ти; б - между актив

ной магистралью 35 и общей зоной блока 9 оперативной пам ти.

Процедура обмена а осуществл етс  следующим образом. Активное устройство ККИО (т.е. устройство, посылающее командное слово) передает на вход/выход 15 блока 1 сообщение последовательным бипол рным двухуровневым фазоманипулированньм кодом без возврата к нулю (так называемым кодом Манчестер П). Первым в таком сообщении всегда передаетс  командное слово. Принима  командное слово, блок 1 провер ет код и адрес на дос- товерность, преобразует код Манчестер П в параллельньй двоичный код, формирует управл ющие сигналы Запись либо Чтение нли Сброс, Указанные сигналы передаютс  на входы блока 3 с выходов 19,20,23 блока 1,

При приеме информации из МКИО информационные слова, следующие за командным словом, преобразуютс  в блоке 1 из кода Манчестер П в параллель- ный двоичньш код и передаютс  в блок 3 с выхода 22. При передаче информации из устройства в МКИО параллель- ы двоичный код данных передаетс  с выхода 21 блока 3 в блок 1,

В блоке 3 формируетс  исполнительный адрес  чейки пам ти, и с выхода 26 посылаетс  сигнал за вки на пр мой доступ к пам ти, поступающий на вход блока 5. В случае, если блок 5 приоритета разрешает обслуживание этой .за вки, с его выхода 27 на вход блока 2 поступает сигнал инициировани  цикла пр мого доступа к пам ти (ПДП), а на первые входы разрешени  блока 2 с выхода 28 блока 5 номер активного устройства, запросившего пр мой доступ. Со входа/выхода блока 2 запрос пр мого доступа по магистрали 4 передаетс  в блок 7, который , завершив очередной цикл, переда- ет управление магистралью 1А блоку 2 на врем  выполнени  одного канального цикла обмена. Блок 2 управл ет обменом по магистрали 14 между адресованной  чейкой пам ти и регистрами данных блока 3, При записи информации из МКИО она передаетс  из входного регистра 44 данных блока 3 в адресованную  чейку пам ти, а при чтении информации в МКИО она считываетс  из адресованной  чейки пам ти в выходной регистр 45 данных блока 3 и далее передаетс  в блок 1 дл  трансл ции

88

в МК1ГО. После обмена информацией с регистрами блока 3 цикл пр мого доступа заканчиваетс . Далее, если ведетс  передача серии информационных слов, в блоке 3 формируетс  НОБЫЙ исполнительный адрес  чейки пам ти, запрос к блоку 5 приоритета на цикл дл  передачи одного слова и т.д,. .

Процедура обмена б выполн етс  следующим образом. Активное периферийное устройство на магистрали параллельного интерфейса обращаетс  к  чейке 9 пам ти как к пассивному внешнему устройству на этой магистрали , выставл   на магистрали адрес обращени  и управл ющие сигналы согласно протоколу обмена. Адрес запоминаетс  в регистре 56 адреса блока 6, где также формируетс  исполнитель- ный адрес  чейки пам ти и дешифруетс  дешифратором 70 адреса. Если ведетс  цикл Запись, то обмен с магистралью завершаетс  записью передаваемого из этой магистрали слова данных в регистр 57 данных блока 6 и выдачей в магистраль ответного сигнала . Затем с выхода 32 блока 6 выдаетс  сигнал запроса пр мого доступа, поступающий на вход блока 5 приоритета . Далее выполн етс  указанна  процедура- захвата магистрали 14 на один цикл пр мого доступа и запись в этом цикле информации из регистра 56 данных блока 6 в адресованную  чейку 9 пам ти под. управлением блока 2. В цикле Чтение магистраль параллельного интерфейса не отключаетс  после записи адреса в регистр 56 и его дешифрации в дешифраторе 70, а происходит запрос цикла пр мого доступа, в котором считанное слово данных из адресованной 1чейки 9 пам ти через приемопередатчики 68 и 69 блока 6 с магистрали 14 выдаетс  в магистраль параллельного интерфейса . На этом обмен с активным периферийным абонентом завершаетс .

Дл  обращени  со стороны магистрали параллельного интерфейса в пам ти 9 выделены зоны записи и чтени . Семафоры обмена между последовательной и параллельной магистрал ми реализованы программно путем введени  РСЗ 10 и РСЧ 11, в которых передающа  и принимающа  магистрали устанавливают и считывают младший разр д перед

обменом и сбрасывают его по окончани обмена.

Блок 5 приоритета обеспечивает цикл обмена с внешними магистрал ми в пор дке поступлени  от них за вок на ПДП; при одновременном поступлении за вок приоритет обслуживани  имеет роль параллельного интерфейса

Второй режим обмена, т.е. между МКИО и пассивной магистралью параллельного интерфейса, осуществл етс  в программном режиме под управлением блока 7 либо в режиме пр мого доступа под управлением блока 2. В первом случае блок 7 формирует исполнительный адрес пассивного (ведомого) устройства на магистрали параллельного интерфейса и соответствующие протокольные сигналы активного устройства Обмен ведетс  между регистрами блока 7 или  чейками пам ти и внешним устройством , информационные, адресные и управл ющие сигналы передаютс  через канальные приемопередатчики 68 и 69 блока 6, Во втором случае обмен ведетс  в указанном режиме пр мого доступа непосредственно между регистрами блока 3 и внешним устройством на магистрали параллельного интерфейса без промежуточной записи в пам ть что обеспечивает высокую скорость обмена. Управл ющие сигналы, генерируемые блоком 2, транслируютс  при этом во внешнюю магистраль через приемопередатчики блока 6,

Первьй или второй режим обмена задаетс  программно с соответствующим подключением разъема магистрали параллельного интерфейса. Блок 7 обеспечивает тестовый контроль устройства и программы обслуживани  периферийных устройств,

Блок 3 работает следующим образом ,

Адрес периферийного узла (интерфейсного процессора и магистрали 35) зафиксированный в формирователе 43, подаетс  с выхода 25 блока 3 в блок Формирователь 43 запоминает адрес и число слов, поступающие из блока 1. Блок 3 обеспечивает пр мой, инкремен тный и относительный способы адресации пам ти и периферийных устройств. Запрос цикла пр мого доступа к блоку 5 выдаетс  элементом ИЛИ 46 по сигналам Запись или Чтение -, фор- мируемым блоком 1. Моменты вьщачи или приема информации на магистраль 14 из формировател  43 адреса входно

5

0

5 5

0 6

0

0

5

го регистра 44 данных и выходного регистра 45 данных определ ютс  управл ющими сигналами, подаваемыми на входы блока 3 с выхода 18 блока,2,

Claims (3)

1. Формула изобретени 

   1, Устройство дл  обмена информацией между магистралью параллельного интерфейса и последовательным каналом , содержащее первый блок коммутации информационных и управл ющих сигналов , блок регистров адреса и данных , арифметико-логической блок, блоки оперативной и .посто нной пам ти, блок управлени  пр мым доступом, генератор тактовых импульсов, регистр адреса и селектор адреса, причем вход-выход первого блока коммутации информационных и управл ющих сигналов  вл етс  входом-выходом устройства дл  подключени  к информационным и управл ющим шинам последовательного канала, первый, второй, третий, четвертый , п тый выходы блока коммутации информационных и управл ющих сигналов соединены соответственно с адресным, установочным, информационным, первым и вторым синхронизирующими входами блока регистров адреса и данных, первый и второй выходы которого соединены соответственно с информационным и адресным входами первого блока коммутации информационных и управл ющих сигналов, первый выход блока управлени  пр мым доступом соединен с третьим синхронизирующим входом блока регистров адреса и. данных, информационные и управл ющие входы-выходы которого через внутреннюю магистраль соединены с информационными и управл ющими входами-выходами арифметико- логического блока и блоков оперативной и посто нной пам ти, блока уп- равл ени  пр мь М доступом, регистра адреса, селектора адреса, выход которого соединен с синхровходами блоков оперативной и посто нной пам ти и регистра .адреса, выход которого соединен с адресными входами блоков оперативной и посто нной пам ти, выход генератора тактовых импульсов соединен , с тактовыми входами арифметико- логического блока и блока управлени  пр мым доступом, отличающеес  тем, что, с целью расширени  области применени , в устройство введены блок приоритета, регистры состо ни  записи и чте)1и , второй блок

   коммутации и)формапионных и управл ющих сигналов, первый информационный и упр вл ющиГт вход-выход которого  пл етс  входом-выходом устройства дл  ггодключени  к информационной, и упр;111.11Я|(11дей гпинам магистрали параллельного интерфейса, второй информа- ционныГг и управл ющий вход-выход второго Олока коммутации информационных и упрарл юпшх сигналов, информационные входы-выходы регистров состо ни  записи и чтени  через внутреннюю -магистраль соединены с входами-выходам информационных и управл ющих сигна- лов арифметико-логического блока, выходы селектора адреса и регистра адреса соединены соответственно с режимными и информационными входами регистров состо ни  записи и чтени , выход второго блока коммутации информационных и управл ющих сигналов соединен с первым входом запроса блока приоритета, первый выход которого соединен с входом инициировани  бло- ка управлени  пр мьп доступом, второй выход которого сотединен с установочным входом блока приоритета, второй выход которого соединен с входами разрешени  второго блока ком- мутации информационных и управл ющих сигналов и блока управлени  пр мым .доступом, третий выход которого соединен с входом установки второго блока коммутации информационных и управл ющих сигналов, третий выход блока регистров адреса и данных соединен с вторым входом запроса блока приоритета.
2. 2, Устройство по п.1, о т л и - ча ющеес  тем, что блок управлени  пр мым доступом содержит узел формирователей записи и чтени , шифратор адреса и данных, четыре элемента И, первые входы которых образуют вход разреше ни  блока, выходы перво- го и второго элементов И образуют третий выход блока, а выходы третьег и четвертого элементов И образуют

   первый выход блока, первый и второй входы узла формирователей записи и чтени  соединены соответственно с входом инициировани  и тактовым входом блока, первый выход узла формирователей записи и чтени  соединен с вторыми входами первого и третьего элементов И и с первым входом шифратора адреса и данных, второй выход узла формирователей записи и чтени  соединен с вторыми входами второго и четвертого элементов И и с вторым входом шифратора адреса и данных, вход-выход которого  вл етс  информационным и управл ющим входом-выходом блока.
3. 3. Устройство по п,1, отличающеес  тем, что блок приоритета содержит два триггера, три элемента И, элементы И-НЕ, ИЛИ, ИЛИ- НЕ, причем первые входы первого и второго элементов И объединены и подсоединены к первому входу запроса блока, второй вход запроса которого соединен с первым входом третьего элемента И и вторым входом второго элемента И, выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом элемента ИЛИ-НЕ, входы которого соединены с инверсными выходами первого и второго триггеров, пр мой выход первого триггера соединен с первым входом элемента ИЛИ, вторым входом третьего элемента И, выход которого соединен с установочным входом второго триггера, пр мой выход которого соединен с вторым входом первого элемента И, вторым входом элемента ИЛИ, выход которого  вл етс  первым выходом блока, установочный вход которого соединен с синкровходами первого и второго триггеров, пр мые выходы которого образуют второй выход блока, выход элемента И-НЕ соединен с третьим выходом первого элемента И, выход которого соединен с установочным входом первого триггера.

   Фиэ. 1

   w

   Загтрос /

   SanpocZ

   36

   8А

   ВА

   U1

   L.

   п

   37

   38

   39

   40

   8x/g6/x1

   фиг. г

   J

   n

   j VUlJ

   Составитель Л.Стернин Редактор О.Спесивых Техред А.Кравчук Корректор В.Романенко

   Заказ 6507/49

   Тираж 704

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. А/5

   BJr/36/xZ

   т.

   I

   Фиг.5

   Подписное