SU1418702A1 - Device for altering by unit an n-digit binary number - Google Patents
Device for altering by unit an n-digit binary number Download PDFInfo
- Publication number
- SU1418702A1 SU1418702A1 SU874175203A SU4175203A SU1418702A1 SU 1418702 A1 SU1418702 A1 SU 1418702A1 SU 874175203 A SU874175203 A SU 874175203A SU 4175203 A SU4175203 A SU 4175203A SU 1418702 A1 SU1418702 A1 SU 1418702A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- input
- output
- elements
- code
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в арифметических блоках быстродействующих вычислительных машин. Цель изобретени - расширение функциональных возможностей за счет изменени двоичного числа на единицу произвольного разр да и вы влени переполнени разр дной сетки и отрицательного результата. Ус фойство содержит п элементов ИЛИ-НЕ 1, п элементов ИЛИ 2, две группы по п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, 5 и элемент НЕ 6. На первый информационный вход устройства подаетс п-разр дное двоичное число, на второй - п-разр дный управл ющий код, содержащий единственную единицу в том разр де, в котором производитс ее подсуммирование или вычитание. На первый одноразр дный управл ющий вход поступает сигнал, разрешени изменени исходного кода, а на второй - знак этого изменени . На п-разр дном выходе устройства формируетс код выходного числа, измененного на единицу разр да, который определен управл ющим кодом, или код исходного числа без изменени . На одноразр дный выход устройства поступает сигнал при наличии переполнени разр дной сетки при подсуммировании или получении отрицательного результата при вычитании. 1 ил. иThe invention relates to computing and can be used in arithmetic units of high-speed computers. The purpose of the invention is to enhance the functionality by changing the binary number by a unit of arbitrary bit and detecting the overflow of the bit grid and a negative result. The device contains n elements OR NONE 1, n elements OR 2, two groups of n elements EXCLUSIVE OR 3, 5 and element NON 6. An n-bit binary number is fed to the first information input of the device, and a n-bit number to the second information input a control code containing a single unit in the category in which it is summed or subtracted. The first one-bit control input receives a signal, allowing the source code to change, and the second, the sign of this change. On the n-bit output of the device, the code of the output number changed by the unit of the bit, which is determined by the control code, or the code of the original number without change is formed. The one-bit output of the device receives a signal when there is an overflow of the discharge grid when podmming or a negative result when subtracting. 1 il. and
Description
юYu
1212
Изобретение относитс к вычислительной технике и может быть использовано в арифметических блоках быстро- ;|1ействую1цих вычислительных машин. Цель изобретени - расширение, функциональных возможностей за счет изменени двоичного числа на единицу й оиэвольного разр да и вы влени переполнени разр дной сетки и отрица- фельного результата.The invention relates to computing and can be used in arithmetic units of fast-computing computers. The purpose of the invention is to expand the functionality by changing the binary number by the unit of the spontaneous bit and detecting the overflow of the bit grid and the negative result.
На чертеже показана схема предлага- мого устройства. The drawing shows the scheme of the proposed device.
I Устройство дл изменени п-разр д- його двоичного числа на единицу со- Держит п элементов ИЛИ-НЕ 1, п элементов ИЛИ 2, первую группу из п эле- iieHTOB. ИСКЛЮЧАЮЩЕЕ ИЛИ 3, п элементов И 4, вторую группу из п элеменпредставл ет собой номер разр да кода В, содержащего крайнюю (справа) младшую единицу. В частности, дл прибавлени или вычитани из произвольного га-го разр да числа а в качестве кода В удобно выбрать код с компонентами , Ь(ш) 1, Ъ(1) О, V; т т, т.е. код, содержащий единственную единицу вI The device for changing the n-bit of the d-th binary number by one contains n elements OR-NOT 1, n elements OR 2, the first group of n elements iieHTOB. EXCLUSIVE OR 3, n elements AND 4, the second group of n elements represents the number of the bit of code B containing the lowest (to the right) lowest unit. In particular, to add or subtract from an arbitrary nth digit of the number a, it is convenient to choose as the code B the code with the components, b (w) 1, b (1) O, V; t t, i.e. code containing a single unit in
Шт-разр де. Г Pc-raz de. R
Если результат С LO, 2 | т.е. в случае переполнени разр дной сетки или получени отрицательного результа та, на выходе 12 устройства сохран ет 5 с потенциал логической единицы () свиде тельствующий о некорректности результата.If the result is LO, 2 | those. in the case of overflow of the discharge grid or a negative result, the output 12 of the device saves 5 s and the potential of a logical unit () indicates the incorrectness of the result.
г P ht-trr P ht-tr
Если-результат С6 0, 2 , то на втором выходе 12 устанавливаетс поТов ИСКЛЮЧАЮЩЕЕ ИЛИ 5, элемент НЕ 6, 20 тенциал логического нул (), ука25If the result is C6 0, 2, then at the second output 12, an EXCLUSIVE OR 5 is set, the element is NOT 6, 20 logical zero (), specified 25
J5J5
первый 7 и второй 8 п-разр дные информационные входы, первый 9 и второй 10 одноразр дные управл ющие входы, рервый п-разр дный выход 11 и второй одноразр дный выход 12. : Устройство работает следующим образом .the first 7 and second 8 n-bit information inputs, the first 9 and second 10 one-bit control inputs, the r-p n-bit output 11, and the second one-bit output 12.: The device operates as follows.
I В исходном состо нии при потенциале логического нул на входах 7-10 устройства на его первом выходе 11 30 также устанавливаетс потенциал логического нул , а на втором выходе 12 - потенциал логической единицы (W 1), свидетельствующий об отсутствии результата на первом выходе 11.I In the initial state at a potential of logical zero, the inputs 7-10 of the device at its first output 11 30 also set the potential of a logical zero, and at the second output 12 - the potential of a logical unit (W 1), indicating the absence of a result at the first output 11.
При поступлении на первый информационный вход 7 п-разр дного двоичного кода А {а(п), а(п-1),...,а(1)jUpon admission to the first information input of 7 p-bit binary code A {a (p), a (p-1), ..., a (1) j
п Р положительного числа а a(i)2 ,p P a positive number and a a (i) 2,
где п6 {l,2,... , ре Z {...,-1, О, ,...) , в частности при р -1 а - натуральное число, при р -(п+1) а 2Г 1 - число. Представленное в форме с фиксированной зап той, и на второй информационный вход 8 п- разр дного двоичного ненулевого кода В Ь(п), Ь(п-1),...,Ь(1)j в зависимости от значений потенциалов S и V на первом 9 и втором 1, управл ющих входах и на первом выходе 11 устройства формируетс следующий результат С:where n6 {l, 2, ..., pe Z {..., - 1, O,,, ...), in particular, for p -1, a is a natural number, and for p - (n + 1) and 2G 1 is a number. Presented in the form of a fixed comma, and to the second information input 8 n-bit binary non-zero code B b (n), b (n-1), ..., b (1) j depending on the values of the potentials S and V on the first 9 and second 1, control inputs and on the first output 11 of the device, the following result C is formed:
а при S 1, Ve{0, (1) and at S 1, Ve {0, (1)
С: С:C: C:
р4П1r4P1
a+b(m)2 при8 0,У 0;a + b (m) 2 at 8 0, Y 0;
р4-тp4-t
при S О, V 1;with S O, V 1;
(2) (3)(2) (3)
С; a-b(m) -2 где т: min{ieQ,2,...,nyb(i) 1 (4)WITH; a-b (m) -2 where m: min {ieQ, 2, ..., nyb (i) 1 (4)
зывающий на получение корректного результата .for a correct result.
В случае (1), когда на первый уп- равл ющий вход 9 устройства поступает сигнал , независимо от сигнала V {(О, 1)j .на втором управл ющем входе 10 на выходе группы элементов ИЛИ-НЕ 1 формируетс нулевой код Z Z(n), Z(n-1),...,Z(1) , где Z(i) О Vl е , 2,...,nj, поступающий на третьи входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, а на выходе элементов НЕ 6-устанавливаетс нулевой потенциал , который, блокиру элементы И 4, формирует нулевой код V V(n), V(n-1),...,V(1) на вторых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3. Поэтому код А, поступающий с первого информационного входа 7 устройства наIn the case of (1), when a signal arrives at the first control input 9 of the device, regardless of the signal V {(O, 1) j., The second control input 10 at the output of the group of elements OR NOT 1 produces the zero code ZZ ( n), Z (n-1), ..., Z (1), where Z (i) O Vl e, 2, ..., nj, arriving at the third inputs of the EXCLUSIVE OR 3 elements, and NOT at the output of the elements 6 — a zero potential is established, which, by blocking the elements AND 4, forms the zero code VV (n), V (n-1), ..., V (1) at the second inputs of the elements EXCLUSIVE OR 3. Therefore the code A coming from the first information entry device 7 on
40 первые входы элементов ИСКЛЮЧАЮЩЕЕ ., ИЛИ 3 без изменени проходит на выход 11 устройства. При этом на выходе 12 устройства вследствие блокировки п-го элемента И 4 устанавливаетс нулевой40, the first inputs of the EXCLUSIVE., OR 3 elements, without change, pass to the output 11 of the device. In this case, the output 12 of the device due to the blocking of the nth element And 4 is set to zero
д5 потенциал (), соответствующий корректному результату.d5 potential (), corresponding to the correct result.
В случае (2) на первый управл ющий вход 9 устройства поступает сигнал . Код В, поданный на второй ин формационный вход В устройства, преоб разуетс группой элементов ИЛИ-НЕ в код Z {z(n), Z(n-1),...,Z(1) , гдеIn the case of (2), a signal is received at the first control input 9 of the device. The code B submitted to the second information input B of the device is converted into a group of elements OR NOT to the code Z {z (n), Z (n-1), ..., Z (1), where
Z(i) ,V b(j)V8Vie Г1,2,...,п, отку- j-i - JZ (i), V b (j) V8Vie G1,2, ..., p, otku- j-i - J
55 да следует, что Z(i) ,255 yes it follows that Z (i), 2
m-1), Z(i) OViefm, m+1,...,n, где число m, определенное соотношением (4), вл етс номером разр да кода В, содержащего младшую единицу.m-1), Z (i) OViefm, m + 1, ..., n, where the number m, defined by relation (4), is the bit number of the code B containing the low unit.
представл ет собой номер разр да кода В, содержащего крайнюю (справа) младшую единицу. В частности, дл прибавлени или вычитани из произвольного га-го разр да числа а в качестве кода В удобно выбрать код с компонентами , Ь(ш) 1, Ъ(1) О, V; т т, т.е. код, содержащий единственную единицу вis the bit number of the B code containing the last (to the right) lowest unit. In particular, to add or subtract from an arbitrary nth digit of the number a, it is convenient to choose as the code B the code with the components, b (w) 1, b (1) O, V; t t, i.e. code containing a single unit in
т-разр де. Г t-raz de. R
Если результат С LO, 2 | т.е. в случае переполнени разр дной сетки или получени отрицательного результа,- та, на выходе 12 устройства сохран ет- 5 с потенциал логической единицы (), свиде тельствующий о некорректности результата.If the result is LO, 2 | those. in the case of overflow of the discharge grid or a negative result, the one at output 12 of the device saves 5–5 s the potential of a logical unit (), indicating the incorrectness of the result.
г P ht-trr P ht-tr
Если-результат С6 0, 2 , то на втором выходе 12 устанавливаетс по5If the result is C6 0, 2, then the second output 12 is set to 5
5five
0 0
зывающий на получение корректного результата .for a correct result.
В случае (1), когда на первый уп- равл ющий вход 9 устройства поступает сигнал , независимо от сигнала V {(О, 1)j .на втором управл ющем входе 10 на выходе группы элементов ИЛИ-НЕ 1 формируетс нулевой код Z Z(n), Z(n-1),...,Z(1) , где Z(i) О Vl е , 2,...,nj, поступающий на третьи входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, а на выходе элементов НЕ 6-устанавливаетс нулевой потенциал , который, блокиру элементы И 4, формирует нулевой код V V(n), V(n-1),...,V(1) на вторых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3. Поэтому код А, поступающий с первого информационного входа 7 устройства наIn the case of (1), when a signal arrives at the first control input 9 of the device, regardless of the signal V {(O, 1) j., The second control input 10 at the output of the group of elements OR NOT 1 produces the zero code ZZ ( n), Z (n-1), ..., Z (1), where Z (i) O Vl e, 2, ..., nj, arriving at the third inputs of the EXCLUSIVE OR 3 elements, and NOT at the output of the elements 6 — a zero potential is established, which, by blocking the elements AND 4, forms the zero code VV (n), V (n-1), ..., V (1) at the second inputs of the elements EXCLUSIVE OR 3. Therefore the code A coming from the first information entry device 7 on
0 первые входы элементов ИСКЛЮЧАЮЩЕЕ ., ИЛИ 3 без изменени проходит на выход 11 устройства. При этом на выходе 12 устройства вследствие блокировки п-го элемента И 4 устанавливаетс нулевой0, the first inputs of the EXCLUSIVE., OR 3 elements, without change, pass to the output 11 of the device. In this case, the output 12 of the device due to the blocking of the nth element And 4 is set to zero
5 потенциал (), соответствующий корректному результату.5 potential (), corresponding to the correct result.
В случае (2) на первый управл ющий вход 9 устройства поступает сигнал . Код В, поданный на второй информационный вход В устройства, преобразуетс группой элементов ИЛИ-НЕ в код Z {z(n), Z(n-1),...,Z(1) , гдеIn the case of (2), a signal is received at the first control input 9 of the device. The code B submitted to the second information input B of the device is converted by a group of elements OR NOT to the code Z {z (n), Z (n-1), ..., Z (1), where
Z(i) ,V b(j)V8Vie Г1,2,...,п, отку- j-i - JZ (i), V b (j) V8Vie G1,2, ..., p, otku- j-i - J
5 да следует, что Z(i) ,25 yes it follows that Z (i), 2
m-1), Z(i) OViefm, m+1,...,n, где число m, определенное соотношением (4), вл етс номером разр да кода В, содержащего младшую единицу.m-1), Z (i) OViefm, m + 1, ..., n, where the number m, defined by relation (4), is the bit number of the code B containing the low unit.
31413141
При наличии на втором управл ющем входе 10 сигнала V О код А пер вого информационного входа 7 про- Jзycкaeтc без изменени второй группой элементов ИСКЛЮЧАЮ Е ИЛИ 5 на вторые входы элементов ИЛИ 2. Вследствие поступлени на первые входы элементов ИЛИ 2 кода Z на их выходах формируетс кодIf the second control input 10 has a signal V O, the code A of the first information input 7 progresses without changing the second group of elements EXCLUSIVE E or 5 to the second inputs of the elements OR 2. Due to the input to the first inputs of the elements OR 2 Z codes at their outputs code is generated
и u(i)/U(i) Z(i)Va(i)Vie{l,2,and u (i) / U (i) Z (i) Va (i) Vie {l, 2,
..., n.(5)..., n. (5)
где U(i) 1 V ie l ,2,... ,m-l, U(i) a(i)V , m+1,...,n1.where U (i) 1 V ie l, 2, ..., m-l, U (i) a (i) V, m + 1, ..., n1.
Проход через элементы И 4, n-1 мпадших разр дов кода U преобразуютс в п-1 старших разр дов кода V, младший разр д которого определ етс сигналом S 1 с выхода элемента НЕ 6. Код V (n), V(n-1),..., V(1), гдеThe passage through the elements AND 4, n-1 of the low-order bits of the U code is converted into n-1 most significant bits of the V code, the low-order bits of which are determined by signal S 1 from the output of the HE element 6. The V (n), V (n- 1), ..., V (1), where
C(i) a(i)® V(i)ez(i) C (i) a (i) ® V (i) ez (i)
00
702702
V(1) S 1, V(i) au(j)&SVie{2, 3,...,nl, поступающий на вторые входы ; элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, содержит единицы в К младших разр дах и нули в (п-К) старших разр дах, гдеV (1) S 1, V (i) au (j) & SVie {2, 3, ..., nl, arriving at the second inputs; elements are EXCLUSIVE OR 3, contains ones in K younger bits and zeros in (p-K) older bits, where
К: ,m+1,... ,n}/U(i) a(i) К:, m + 1, ..., n} / U (i) a (i)
m(6) m (6)
представл ет собой номер разр да младшего нул кода U. Код Z, поступа- ющий на третьи входы элементов ИСКЛЮ- ЧАЩЕЕ ИЛИ 3, содержит единицы в т-1 младших разр дах и нули в п-т+1 старших разр дах. Следовательно, код А, поступающий с первого информационного входа 7 устройства на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3 преобразуетс ими в код с fc(n), С(п-1), ..., C(1)j и вьщаетс на первый выход 11 устройства, причем дл этого кодаis the number of the low-order zero of the U code. The code Z, which arrives at the third inputs of the EXCLUSIVE OR 3 elements, contains units in m-1, lower-order bits and zeros in n-1 + 1 high-order bits. Consequently, the code A coming from the first information input 7 of the device to the first inputs of the EXCLUSIVE OR 3 elements is converted by them into a code with fc (n), C (n-1), ..., C (1) j and is assigned to the first output 11 devices, and for this code
5five
«a(i)iefl, 2m-l ;“A (i) iefl, 2m-l;
a(i), m+l,..., a(i), k+2n ;a (i), m + l, ..., a (i), k + 2n;
(7)(7)
С другой стороны, в силу правила переноса при суммировании двоичных чисел, точно такие же вьфажени характеризуют разр ды C(i) двоичного числа С, определенного соотношением (2), т.е. код С вл етс искомым.On the other hand, by virtue of the transfer rule in the summation of binary numbers, exactly the same expressions characterize bits C (i) of the binary number C defined by relation (2), i.e. code C is the desired one.
Одновременно с формированием кода V п-й элемент И 4 вьфабатывает на выходе 12 устройства.сигналSimultaneously with the formation of the code V, the nth element of AND 4 interrupts output 12 of the device.
. W а u(i))&S,. W a u (i)) & S,
соответствующий логическому нулю, если указанное число К существует, и ло- логической единице, если такого числа не существует, т.е. имеет место переполнение разр дной сетки результата 45corresponding to a logical zero if the indicated number K exists, and to a logical unit, if such a number does not exist, i.e. There is an overflow of the result grid of result 45
В случае (3), когда на первый управл ющий вход 9 устройства поступает сигнал , а на второй управл ющий вход 10 сигнал V 1, код А инвертируетс второй группой элементов ИС- gQ КЛЮЧАЮЩЕЕ ИЛИ 5, В результате чего на выходах элементов ИЛИ 2 формируетс код.In case (3), when the first control input 9 of the device receives a signal, and the second control input 10 has a signal V 1, code A is inverted by the second group of IC-gQ elements KEY OR 5, as a result of which the outputs of the OR elements 2 are generated code.
и fu(i)/U(i) Z(i)Va(i),2,and fu (i) / U (i) Z (i) Va (i), 2,
...,nl,(9)..., nl, (9)
где U(i) 1 V ,2,...,m-l, U(i) a(i)V i-e (m,n+1,,..,n.where U (i) 1 V, 2, ..., m-l, U (i) a (i) V i-e (m, n + 1 ,, .., n.
30 thirty
35 35
4040
- 45- 45
gQ gQ
5555
Код V, поступающий на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3, так же как и в случае (2), содержит единицы в К младших разр дах и нули (п-К) старших разр дах, гдеCode V, which arrives at the second inputs of the EXCLUSIVE OR 3 elements, as well as in case (2), contains units in K lower-order bits and zeros (n-K) higher-order bits, where
К: . m+1,...,UJ/U(i) K: m + 1, ..., UJ / U (i)
i(i) (10) i (i) (10)
ii
вл етс номером разр да младшегоis a minor number
нул кода и, определенного выражением (9). Различие между соотношени ми (10) и (6) заключаетс в замене значений a(i) на инвертированные a(i): 1-a(i). На выходе 11 устройства формируетс код С, характеризуемый соотношени ми (7) и отличающийс от аналогичного кода в случае (2) только тем, что число К задано сооттг ношением (10),. а не (7). В соответствии с правилами переноса при вычитании двоичных чисел соотношение (7) при условии (10) определ ет разр ды C(i) двоичного числа С, вычисл емого по формуле (3). Сигнал W в соответствии с (8) на выходе 12 устройства в данном случае принимает нулевое зна- чение при аЬ О и единичное при а-г-О.zero code and, defined by expression (9). The difference between relations (10) and (6) is to replace the values of a (i) with inverted a (i): 1-a (i). At output 11 of the device, a code C is formed, characterized by relations (7) and differing from the similar code in case (2) only by the fact that the number K is given by the relation (10) ,. and not (7). In accordance with the transfer rules for subtracting binary numbers, relation (7), subject to condition (10), defines the bits C (i) of the binary number C, which is calculated by formula (3). The signal W in accordance with (8) at the output 12 of the device in this case assumes a zero value at ab 0 and a single value at a-g-0.
Дл повышени регул рности « однородности структуры устройства при его реализации в виде интегральнойTo increase the regularity of the "homogeneity of the structure of the device when it is implemented as an integral
схемы целесообразно (на основании закона де Моргана) заменить каждый элемент И 4 и каждый элемент ИЛИ 2 на элемент ИЛИ-НЕ с тем же числом входовschemes it is advisable (based on de Morgan’s law) to replace each element AND 4 and each element OR 2 with an element OR NOT with the same number of inputs
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874175203A SU1418702A1 (en) | 1987-01-05 | 1987-01-05 | Device for altering by unit an n-digit binary number |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874175203A SU1418702A1 (en) | 1987-01-05 | 1987-01-05 | Device for altering by unit an n-digit binary number |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1418702A1 true SU1418702A1 (en) | 1988-08-23 |
Family
ID=21278064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874175203A SU1418702A1 (en) | 1987-01-05 | 1987-01-05 | Device for altering by unit an n-digit binary number |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1418702A1 (en) |
-
1987
- 1987-01-05 SU SU874175203A patent/SU1418702A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 800991, кл. G 06 F 7/50, 1979. Авторское свидетельство СССР 995089, кл. G 06 F 7/50, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FI862883A (en) | KRETS FOER KOMPLEMENTERING AV BINAERA TAL. | |
US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
US6205461B1 (en) | Floating point arithmetic logic unit leading zero count using fast approximate rounding | |
JPH0746310B2 (en) | Semiconductor logic circuit | |
SU1418702A1 (en) | Device for altering by unit an n-digit binary number | |
US4464729A (en) | Binary MOS carry-look-ahead parallel adder | |
JPH0542697B2 (en) | ||
US5920493A (en) | Apparatus and method to determine a most significant bit | |
US5657260A (en) | Priority detecting counter device | |
SU900282A1 (en) | Device for adding n-bit decimal numbers | |
SU1383345A1 (en) | Logarithmic converter | |
SU991409A1 (en) | Device for determination of number of ones in a binary number | |
KR950006354B1 (en) | Comparating circuit | |
SU1001081A2 (en) | Device for comparing binary numbers | |
SU824203A1 (en) | Device for adding n-digit decimal numbers | |
SU1562917A1 (en) | Device for determining priority significant digit position | |
SU1589268A1 (en) | Device for execution of operations on illegible variables | |
SU1361543A1 (en) | Device for rounding off sum and difference of binary-coded numbers with floating point | |
SU1552176A1 (en) | Device for subtraction of decimal numbers | |
SU970354A1 (en) | Converter of binarycode to angular valve binary coded decimals | |
SU896616A1 (en) | Device for mutual normalizing of binary numbers | |
SU598072A1 (en) | Number adding/subtracting arrangement | |
SU705689A1 (en) | Counter | |
SU1339549A1 (en) | Device for rounding off sum and difference of binary-coded numbers with floating point | |
SU726527A1 (en) | Number comparing arrangement |