SU1361543A1 - Device for rounding off sum and difference of binary-coded numbers with floating point - Google Patents

Device for rounding off sum and difference of binary-coded numbers with floating point Download PDF

Info

Publication number
SU1361543A1
SU1361543A1 SU864067819A SU4067819A SU1361543A1 SU 1361543 A1 SU1361543 A1 SU 1361543A1 SU 864067819 A SU864067819 A SU 864067819A SU 4067819 A SU4067819 A SU 4067819A SU 1361543 A1 SU1361543 A1 SU 1361543A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
result
input
normalization
bit
Prior art date
Application number
SU864067819A
Other languages
Russian (ru)
Inventor
Игорь Витальевич Безменов
Виктор Владимирович Русанов
Original Assignee
Институт Прикладной Математики Им.М.В.Келдыша
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Прикладной Математики Им.М.В.Келдыша filed Critical Институт Прикладной Математики Им.М.В.Келдыша
Priority to SU864067819A priority Critical patent/SU1361543A1/en
Application granted granted Critical
Publication of SU1361543A1 publication Critical patent/SU1361543A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в ЦВМ при создании высокоточных арифметических устройств сложени  и вычитани  двоично-кодированных чисел с плавающей зап той, представленных в пр мом или дополнительном коде. Цель изобретени  - повышение точности вычисле шй. Ука-г занна  цель достигаетс  благодар  коррекции как денормализованного слагаемого , так и нормализованного результата , которые имеют на одну тетраду больше по сравнению с основным, машинным словом. Коррекци  денормализованного слагаемого осуществл етс  посредством засылки в его fflaдший разр д цифры 1 , если при денормализа- ции была отброшена хот  бы одна 1. Коррекци  нормализованного и усеченного на одну младшую тетраду результата осуществл етс  посредством засылки в младший из основных его разр дов цифры 1, если при нормализации и усечении была отброшена хот  бы одна 1, Устройство содержит per гистр 1 операнда , регистр 2 результата , входы управлени  денормализацией , нормализацией вправо и окончани  нормализации 3-5, дополнительные разр ды 6,7 регистров 1,2, младшие разр ды 8,9 дополнительных разр дов регистров 1 и 2, п-входовые элементы 11ЛИ 10 и 11, (п , элемент ИЛИ 12, элементы И 13, 14. I ил. i САЭ О СП 4 СлдThe invention relates to digital computing and can be used in a digital computer to create high-precision arithmetic devices for adding and subtracting binary-coded floating-point numbers presented in direct or additional code. The purpose of the invention is to improve the accuracy of the calculation. This goal is achieved due to the correction of both the denormalized term and the normalized result, which have one tetrad more than the main machine word. The correction of the denormalized addend is carried out by sending the digit 1 to its f lower digit, if at least one was rejected during denormalization. Correction of the result normalized and truncated by one minor tetrad is carried out by sending the first 1 digit to its younger digit. if at normalization and truncation at least one was dropped, the device contains per operand 1 operand, result register 2, control inputs for denormalization, normalization to the right and the end of normalization 3-5, add ln bits of 6.7 registers 1,2, low bits of 8.9 additional bits of registers 1 and 2, p-input elements 11LI 10 and 11, (n, element OR 12, elements And 13, 14. I Il. i SAE About SP 4 Sld

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в ЦВМ при создании высокоточных арифметических устройств сложени  и вычитани  двоичных чисел с плавающей зап той, представленных в пр мом или дополнительном коде.The invention relates to digital computing and can be used in a digital computer to create high-precision arithmetic devices for adding and subtracting binary floating-point numbers presented in direct or additional code.

Целью изобретени   вл етс  повышение точности вычислений.The aim of the invention is to improve the accuracy of calculations.

На чертеже представлена функциональна  схема устройства дл  основани  системы счислени  N 16,The drawing shows the functional diagram of the device for the base number N 16,

Устройство содержит регистр J о пе- ранда, регистр 2 результата, входы 5 управлени  денормапизацией, нормализацией вправо и окончани  нормализации , п дополнительных разр дов 6 и 7 регистров 1 и 2 соответственно, младший разр д дополнительных разр - .дов 8, младший разр д 9, два п-входо- вых элемента ИЛИ 10-1 1, (п llogiNC) элемент ИЛИ J2 и два элемента И 13 и 14.The device contains the J register of forward, the register of 2 results, the inputs 5 of the control of denormpization, normalization to the right and the end of normalization, n additional bits 6 and 7 of registers 1 and 2, respectively, the lower bit of the additional bit - 8 9, two p-input elements OR 10-1 1, (n llogiNC) an element OR J2 and two elements AND 13 and 14.

Устройство работает следующим образом .The device works as follows.

Округление суммы или разности двух чисел с.плавающей зап той с основанием 16, представленных в пр мом или дополнительном двоичном коде, состо3 The rounding of the sum or difference of two numbers of a floating point with a base of 16, presented in a forward or additional binary code, consists of

ит в том, что производитс  коррекци  как денормализованного слагаемого , так и нормализованного результата . Причем коррекци  денормапизо- ванного числа осуществл етс  посредством засьшки цифры J в младший разр д дополнительной тетрады регистра сдвига в том случае, если за разр дную сетку регистра в процессе денормализации выходит хот  бы одна 1. Коррекци  нормализованного результата осуществл етс  посредством засылки в его младший разр д цифры 1 в том случае, если в процессеIt is in that correction is made of both the denormalized term and the normalized result. Moreover, the correction of the denormatised number is carried out by passing over the number J to the lower order of the additional tetrad of the shift register, if at least one 1 goes out of the register's discharge grid in the process of denormalization. Correction of the normalized result is done by sending it to the younger order. d number 1 in the event that

3 3

нормализации и отсечени  разр дов до- 45 зультата выполнени  операции сложепольщтельной тетрады отбрасываетс  хот  бы одна 1.normalizing and cutting off the bits of the result of the operation of the complex tetrad, at least one is discarded.

Перед начал ом работы устройст ва в регистре 1 находитс  двоичный код мантиссы слагаемого с меньшей характеристикой , а в случае, когда харак- .теристики чисел равны - код мантиссы одного из слагаемых.Before the device starts working, register 1 contains the binary code of the term mantissa with a lower characteristic, and in the case when the characteristics of the numbers are equal, the code of the mantissa of one of the terms.

Если характеристики чисел .различны , то происходит денормализаци  кода , наход щегос  в регистре 1. На вход управлени  сдвигом вправо этого регистра по управл ющему входу 3 nor ступает сигнал 1, в результате че10If the characteristics of numbers are different, then the code in register 1 is denormalized. To the right shift control input of this register, the control input 3 nor is given a signal 1, as a result of

20 ; 20 ;

ОСOS

го осуществл етс  сдвиг кода в регистре 1 на одну тетраду вправо. При этом выдвинутые за разр дную сетку. регистра разр ды дополнительной тетрады 6 пропадают. Сигналы с выходов разр дов тетрады 6 поступают на входы элемента ИЛИ 10, на выходе которого формируетс  сигнал О, если в тетраде 6 содержитс  нулевой код, и сигнал 1, если в одном из разр дов этой тетрады имеетс  J. Поскольку на первом входе элемента И J3.дейт ствует сигнал 1, поступающий по 15 входу 3, то этот элемент открыт дл  прохождени  сигнала с выхода элемента ИЛИ 10 на вход младшего разр да 8, в котором к моменту прихода указанного сигнала установлена цифра уже сдвинутого на одну тетраду вправо кода (дл  обеспечени  этого в случае необходимости на линии, соедин ющей выход элемента И 13 с входом младшего разр да 8, должен бьгть поставлен соответствующий элемент задержки). Если в дополнительной тетраде 6 регистра 1 до сдвига кода наход тс  нули, то на входе младшего разр да 8 после сдвига кода на одну тетраду вправо действует сигшш О, не мен ющий состо ние этого разр да. Если же в одном из разр дов тетрады 6 имеетс  1, то в младшем разр де 8 после сдвига кода будет установлена J.The code is shifted in register 1 by one tetrad to the right. At the same time put forward for the discharge grid. The register of the additional tetrad 6 is lost. The signals from the outputs of the tetrad 6 bits go to the inputs of the element OR 10, at the output of which a signal O is generated, if tetrade 6 contains a zero code, and the signal 1 if there is a J in one of the bits of this tetrad. J3. Signal 1 arrives at 15 of input 3, then this element is open to pass the signal from the output of the element OR 10 to the input of the low-order bit 8, in which by the time of arrival of the specified signal the digit of the code already shifted by one tetrad is set (for ensuring this is necessary ti on the line connecting the output of AND gate 13 to the input of the least significant bit 8 must bgt put the corresponding delay element). If in the additional tetrade 6 of register 1 before the shift of the code there are zeros, then at the input of the least significant bit 8 after the shift of the code by one tetrad to the right, the signish O acts, which does not change the state of this discharge. If in one of the bits of the tetrad 6 there is 1, then in the lower order of 8, after the shift of the code, J. will be established.

35 Таким образом, посгсе первого выдвижени  за разр дную сетку регистра 1 цифры 1 в младшем разр де 8 дополнительной тетрады 6 при всех последующих сигналах вплоть до момен40 та окончани  денормализации всегда будет находитьс  1. Этим обеспечиваетс  указанна  вьшге коррекци  де- нормалИзованного числа.35 Thus, after the first extension of the register 1 digit grid 1 digit in the lower rank 8 additional tetrads 6 with all subsequent signals up to the moment of this termination denormalization will always be 1. This ensures the specified correction of the normal number.

Далее происходит нормализаци  ре30Next comes the normalization of pe30

ни  или вычитани . Мантисса ненормализованного результата находитс  в регистре 2. Если результат требуетс  нормализовать вправо, то на вход уп50 равлени  сдвигом вправо регистра 2 по входу 4 поступает сигнал 1, по которому происходит сдвиг наход щегос  в регистре.2 двоичного кода на одну тетраду вправо. При этом выдвину55 тые за пределы регистра 2 разр ды дополнительной тетрады 7 пропад1ают. Сигналы с выхода разр дов тетрады 7 перед тем, как происходит сдвиг кода вправо поступают на входы элементаno or subtraction. The mantissa of the nonnormalized result is in register 2. If the result is to be normalized to the right, then the input of the control to the right of register 2 to input 4 receives a signal 1, which causes the binary code in register.2 to be shifted by one tetrad to the right. At the same time, the 2 extra digits 7, advanced beyond the limits of the register, are lost. The signals from the output of the tetrade bits 7 before the code shift to the right are received at the inputs of the element

при нормализации вправо, цифр, отбра сываемых вместе с дополнительной тет радой, а также погрешности, св занной с засылкой 1 в младший разр дwhen normalizing to the right, the numbers rejected together with the additional tetrade, as well as the error associated with sending 1 to the least significant bit

3136154331361543

ИЛИ 11, на выходе которого формируетс  сигнал О, если в тетраде 7 содержитс  нулевой код, и 1, если в одном из разр дов этой тетрады имеетс  1. Так как на втором входе эле- результата. Так как по вление цифры мента ИЛИ 12 действует сигнал J, поступивший по входу 4, то на первом входе элемента И 14 также действует сигнал 1, открывающий этот элемент 10 дп  прохождени  сигнала с выхода элемента ИЛИ 11 на вход младшего разр да 9, в котором к моменту прихода указанного сигнала установлена цифраOR 11, at the output of which a signal O is formed, if in tetrad 7 there is a zero code, and 1 if in one of the bits of this tetrad there is 1. Since there is a result on the second input. Since the occurrence of the digit of the OR 12 signal J arrives at input 4, the signal 1 at the first input of the element 14 also opens the element 10 dp of the signal passing from the output of the element OR 11 to the input of the least significant bit 9, in which by the time of arrival of the specified signal set digit

О или 1 в младшем разр де резуль тата равноверо тно, то засылка в этот разр д цифры 1 дает в половине случаев погрешность, отличную от нул , котора  по абсолютной величине больше погрешности нормализации и имеет противоположный ей знак.O or 1 in the lower rank of the result is equally equal, then sending in this digit of the digit 1 gives in half the cases an error other than zero, which in absolute value is greater than the error of normalization and has the opposite sign.

Таким образом, в половине случаевThus, in half the cases

уже сдвинутого на одну тетраду впра- 15 погрешность округлени  положительна.already shifted one tetrade right, the rounding error is positive.

во кода (дл  обеспечени  этого в случае необходимости на линии, соедин ющей выход элемента И 14 и вход младшего разр да 9, должен быть поставлен соответствующий элемент задержки). 20 Если в тетраде 7 до нормализации вправо имелась хот  бы одна 1, то в младшем разр де 9 будет установлена 1, в противном случае его состо ние не изменитс ,in the code (to ensure that, if necessary, a corresponding delay element must be supplied on the line connecting the output of the element 14 and the low-order input 9). 20 If in tetrad 7 there was at least one 1 before normalization, then in junior rank 9 it will be set 1, otherwise its state will not change,

В момент окончани  нормализации сигнал 1 поступает по входу 5 на первый вход элемента ИЛИ 12, в результате чего на входе элемента И 14At the moment when the normalization ends, signal 1 is fed through input 5 to the first input of the element OR 12, as a result of which, at the input of the element AND 14

2525

а в половине - отрицательна.and in half - negative.

Математическое ожидание погрешности округлени , возникающей при работе предлагаемого устройства, строго равно нулю. 1The mathematical expectation of the error of rounding arising from the operation of the proposed device is strictly zero. one

Claims (1)

Формула из. обретени Formula from. gaining II Устройство дл  округлени  суммы и разности двоично-кодированных чисел с плавающей зап той, содержащее регистр операнда с (п-дополнительными разр дами и регистр результата с п дополнительными разр дами (п JlogjNC, N - основание системы счислени ), причем вход сдвига вправо на п разр дов регистра операнда и регистра результата соединены соответственно с входом управлени  денормализацией и входом управдействует сигнал J, открывающий этот элемент дл  прохождени  сигнала с выхода элемента ИЛИ 11 на вход младшего разр да 9, в котором будетA device for rounding the sum and difference of binary-coded floating point numbers, containing the operand register with (n-additional bits and the result register with n additional bits (n JlogjNC, N is the base of the number system), and the input is a right shift by n the bits of the operand register and the result register are connected respectively to the control input of the denormalization and the input is controlled by the signal J, which opens this element to pass the signal from the output of the element OR 11 to the input of the lower bit 9, which will 11 и11 and i1i1 установленаinstalled если в дополнительной тетраде 7нормализованного резуль- 35 лени  нормализацией вправо устройст- тата имеетс  хот  бы одна 1, вif in the additional tetrad of a normalized result of 35 by normalization to the right of the device there is at least one 1, ва, о тличающеес  тем, что, с целью повьш1ени  точности вычислений , оно содержит два п-входо- вых элемента ИЛИ, два элемента И иIt is different from the fact that, in order to increase the accuracy of calculations, it contains two n-input elements OR, two elements AND and противном случае состо ние младшего разр да 9 не мен етс . Этим обеспечиваетс  указанна  коррекци  нормализованного рез-ультата.otherwise, the low-order state 9 does not change. This ensures the indicated correction of the normalized resultant. Корректировка денормализованного слагаемого и результата, осуществл ема  устройством, приводит к тому, что погрешность округлени  может принимать противоположные по знаку значени  независимо от знаков чисел, типа кода, в котором они представлены, и выполн емой операции. Действительно , пусть, например, характеристики слагаемых отличаютс  не более, чем на единицу, так что при денормализа- ции ни одна 1 не выходит за разр дную сетку регистра и, следовательно, денормализованное слагаемое не корректируетс  , В этом случае погрешность округлени  складываетс  из погрешности нормализации результата, св занной с отбрасыванием цифр., выдвинутых за разр дную сетку регистраThe correction of the denormalized term and the result of the device leads to the fact that the error of rounding can take opposite sign values regardless of the signs of the numbers, the type of code in which they are presented, and the operation performed. Indeed, suppose, for example, the addendum characteristics differ by no more than one, so that when denormalizing, no one goes beyond the register's bit grid and, therefore, the denormalized addend is not corrected. In this case, the rounding error consists of the normalization error the result associated with the rejection of the digits nominated for the bit register register при нормализации вправо, цифр, отбрасываемых вместе с дополнительной тетрадой , а также погрешности, св занной с засылкой 1 в младший разр дwhen normalizing to the right, the numbers dropped along with the additional tetrads, as well as the errors associated with sending 1 to the least significant bit результата. Так как по вление цифры result. Since the appearance of numbers результата. Так как по вление цифры result. Since the appearance of numbers О или 1 в младшем разр де результата равноверо тно, то засылка в этот разр д цифры 1 дает в половине случаев погрешность, отличную от нул , котора  по абсолютной величине больше погрешности нормализации и имеет противоположный ей знак.O or 1 in the lowest bit of the result is equal, then sending the digit 1 in this bit gives, in half of the cases, an error other than zero, which in absolute value is greater than the error of normalization and has the opposite sign. Таким образом, в половине случаевThus, in half the cases 0 0 5five 00 а в половине - отрицательна.and in half - negative. Математическое ожидание погрешности округлени , возникающей при работе предлагаемого устройства, строго равно нулю. 1The mathematical expectation of the error of rounding arising from the operation of the proposed device is strictly zero. one Формула из. обретени Formula from. gaining II Устройство дл  округлени  суммы и разности двоично-кодированных чисел с плавающей зап той, содержащее регистр операнда с (п-дополнительными разр дами и регистр результата с п дополнительными разр дами (п JlogjNC, N - основание системы счислени ), причем вход сдвига вправо на п разр дов регистра операнда и регистра результата соединены соответственно с входом управлени  денормализацией и входом управени  нормализацией вправо устройст- A device for rounding the sum and difference of binary-coded floating point numbers, containing the operand register with (n-additional bits and the result register with n additional bits (n JlogjNC, N is the base of the number system), and the input is a right shift by n the bits of the register of the operand and the register of the result are connected respectively to the input of the control of the denormalization and the input of the control of the normalization to the right ва, о тличающеес  тем, что, с целью повьш1ени  точности вычислений , оно содержит два п-входо- вых элемента ИЛИ, два элемента И иIt is different from the fact that, in order to increase the accuracy of calculations, it contains two n-input elements OR, two elements AND and элемент ИЛИ, причем выходы дополнительных двоичных разр дов регистров операнда и результата соединены соответственно с входами первого и второго п-входовых элементов ИЛИ, выходы которых соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых соединены соответственно с входом управлени  денормализацией устройстваthe OR element, the outputs of the additional binary bits of the operand and result registers are connected respectively to the inputs of the first and second p-input elements OR, the outputs of which are connected to the first inputs of the first and second elements, respectively, the second inputs of which are connected respectively to the control input of the device denormalization и выходом элемента ИЛИ, первый и второй входы которого соединены с входом управлени  нормализацией вправо и входом признака окончани  нормализации устройства, выходы первого иand the output of the OR element, the first and second inputs of which are connected to the normalization control input to the right and the input of the sign of the end of the normalization of the device, the outputs of the first and второго элементов И соединены соответственно с входами младшего двоич- ного дополнительного разр да регистра операнда и младшего двоичного разр да регистра результата,The second elements And are connected respectively to the inputs of the low-order binary bit of the register of the operand and the low-bit bit of the result register,
SU864067819A 1986-05-27 1986-05-27 Device for rounding off sum and difference of binary-coded numbers with floating point SU1361543A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864067819A SU1361543A1 (en) 1986-05-27 1986-05-27 Device for rounding off sum and difference of binary-coded numbers with floating point

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864067819A SU1361543A1 (en) 1986-05-27 1986-05-27 Device for rounding off sum and difference of binary-coded numbers with floating point

Publications (1)

Publication Number Publication Date
SU1361543A1 true SU1361543A1 (en) 1987-12-23

Family

ID=21237807

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864067819A SU1361543A1 (en) 1986-05-27 1986-05-27 Device for rounding off sum and difference of binary-coded numbers with floating point

Country Status (1)

Country Link
SU (1) SU1361543A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0511971A1 (en) * 1990-11-09 1992-11-11 Adaptive Solutions, Inc. Unbiased bit disposal apparatus and method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Папернов А.А. Арифметические и логические основы цифровых машин. Уч.пособие.- М., 1961, с.119-121. Вычислительна система 1БМ-360.- М.:.Советское радио, 1969, с.112. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0511971A1 (en) * 1990-11-09 1992-11-11 Adaptive Solutions, Inc. Unbiased bit disposal apparatus and method

Similar Documents

Publication Publication Date Title
KR100239029B1 (en) Result normalizer and method of operation
US4926369A (en) Leading 0/1 anticipator (LZA)
GB2267589A (en) Performing integer and floating point division using a single SRT divider
AU628969B2 (en) Pipelined floating point adder for digital computer
US5184318A (en) Rectangular array signed digit multiplier
US5111421A (en) System for performing addition and subtraction of signed magnitude floating point binary numbers
US5247471A (en) Radix aligner for floating point addition and subtraction
US5144576A (en) Signed digit multiplier
JP3248743B2 (en) High-speed overflow / underflow limiter for signed adders
JPH0520028A (en) Mantissa part processing circuit of floating-point arithmetic unit for addition and subtraction
US3210737A (en) Electronic data processing
SU1361543A1 (en) Device for rounding off sum and difference of binary-coded numbers with floating point
US4823300A (en) Performing binary multiplication using minimal path algorithm
JPH09244874A (en) Method for predicting position of most significant digit bit
US5822233A (en) Digital arithmetic calculator and digital computer using non-redundant (2N+1) notation system with a radix of (2N+1)
US5754458A (en) Trailing bit anticipator
US4719590A (en) Apparatus and method for performing addition and subtraction
US6993549B2 (en) System and method for performing gloating point operations involving extended exponents
US5206825A (en) Arithmetic processor using signed-digit representation of external operands
US6615228B1 (en) Selection based rounding system and method for floating point operations
SU1361542A1 (en) Device for rounding off sum and difference of binary-coded numbers with floating point
US6366939B1 (en) Apparatus for computing exponential and trigonometric functions
SU1339550A1 (en) Device for rounding off sum and difference of binary-coded numbers with floating point
US6044391A (en) Method of generating the sticky-bit from the input operands
JPH0283728A (en) Floating point multiplier