SU1417184A1 - Устройство логического объединени дельта-потоков - Google Patents

Устройство логического объединени дельта-потоков Download PDF

Info

Publication number
SU1417184A1
SU1417184A1 SU864151109A SU4151109A SU1417184A1 SU 1417184 A1 SU1417184 A1 SU 1417184A1 SU 864151109 A SU864151109 A SU 864151109A SU 4151109 A SU4151109 A SU 4151109A SU 1417184 A1 SU1417184 A1 SU 1417184A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
trigger
symbol
state
modulo
Prior art date
Application number
SU864151109A
Other languages
English (en)
Inventor
Виктор Александрович Хохлов
Игорь Владимирович Козлов
Александр Александрович Степанов
Original Assignee
Ленинградское высшее военное инженерное училище связи им.Ленсовета
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ленинградское высшее военное инженерное училище связи им.Ленсовета filed Critical Ленинградское высшее военное инженерное училище связи им.Ленсовета
Priority to SU864151109A priority Critical patent/SU1417184A1/ru
Application granted granted Critical
Publication of SU1417184A1 publication Critical patent/SU1417184A1/ru

Links

Abstract

Изобретение относитс  к технике св зи и м.б. использовано в аппаратуре служебной св зи цифровых многоинтервальных линий, в устр-вах конфе- ренц-св зи. Цель изобретени  - уменьшение вносимых искажений в передаваемые сигналы. Устр-во содержит триггер 2 пам ти, формирователь импульсов 3, элемент И 4, элемент ИЛИ 5. В уст-во введен сумматор 1 по модулю два. Если в объедин емой последовательности имеетс  на одном входе О, а на другом 1 устр-ва то на выходе элемента И 4 формируетс  символ О, а на выходе сумматора I по модулю два 1. Т. обр. триггер 2 пам ти переменит свое состо ние на противоположное. Если предьздутцее состо ние было О, то триггер 2 перейдет в состо ние 1 ив этот момент формирователь импульсов 3 подает на вход элемента ИЛИ 5 символ 1. Если же предьщущее состо ние было 1, то триггер 2 перейдет в состо ние О и на выходе устр-ва будет символ О. 1 табл., I ил. а fS (Л

Description

Изобретение относитс  к технике св зи и может быть использовано в аппаратуре служебной св зи цифровых многоинтервальных линий, в устройствах конференц-св зи.
Цель изобретени  - уменьшение вносимых искажений в передаваемьге сигналы .
На чертеже изображена структурна  электрическа  схема устройств.а.
Устройство логического объединени  дельта-потоков содержит.сумматор 1 по модулю два, триггер 2 пам ти, формирователь импульсов-3} элемент . И 4, элемент ИЛИ 5.
Устройство работает следующим образом .
При совпадении нулевьпс символов в объедин емых последовательност х Z , Zji дельта-потоков на выходе элемента И 4 сигнал Отсутствует. Сигнал также отсутствует и на выходе сумматора 1 по модулю два. Таким образом, на выходе устройства формируетс  сим вол О, т.е. Z,, 0. При совпадении в объедин емых последовательност х единичных символов на выходе элемента И 4 формируетс  единичный символ,
10
15
20
25
а на выходе сумматора J будет О. Следовательно, на выходе устройства формируетс  символ 1, т.е. Z- 1.
Если в объедин емой последовательности имеетс  на одном входе, устройства О, а на другом I, то на выходе элемента И 4 формируетс  символ О, а на выходе сумматора 1 по моду лю два формируетс  1. Таким образом , триггер 2 пам ти мен ет свое состо ние на противоположное. Если предьщущее состо ние О, то триггер 2 переходит в состо ние 1, и в этот момент формирователь 3 импульсов подает на вход элемента ИЛИ 5 символ 1. Если же предыдущее состо ние 1, то триггер 2 переходит в состо ние 1, и на выходе устройства имеетс  символ О.
При поступлении на вход устройства серии несовпадающих символов триггер 2 пам ти перебрасываетс  из одного состо ни  в другое, в результате чего на выходе устройства формируетс  паузна  последовательность вида ...010101...
В таблице приведе.. алгоритм работы устройства.
10 10 1
Zj . О О 1 f О О 1 1 о J Z« 10101011100 1

Claims (1)

  1. Формула из Ъбретени 
    Устр ойство логического объединени  дельта-потоков, содержащее.последовательно соединенные триггер пам ти и формирователь импульсов, а также элемент И, входы которого  вл ютс  входами устройства, выход элемента И соединен с первым входом элемента ИЛИ, выход которого  вл етс  выходом устройства, отличаю щеtu
    45
    Редактор Е. Копча
    Составитель М.
    Техред М
    О О 1
    е с   тем, что, с целью уменьшени  вносимых искажений в передаваемые сигналы, введен сумматор по модулю два, входы которого соединены соответственно с входами элемента И, выход сумматора по модулю два соединен со счетным входом триггера па м ти, а выход формировател  импульсов соединен с вторым вкодом элемента ИЛИ.
    Перерушева Ходанич
    Корректор М. Шароши
SU864151109A 1986-07-14 1986-07-14 Устройство логического объединени дельта-потоков SU1417184A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864151109A SU1417184A1 (ru) 1986-07-14 1986-07-14 Устройство логического объединени дельта-потоков

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864151109A SU1417184A1 (ru) 1986-07-14 1986-07-14 Устройство логического объединени дельта-потоков

Publications (1)

Publication Number Publication Date
SU1417184A1 true SU1417184A1 (ru) 1988-08-15

Family

ID=21268986

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864151109A SU1417184A1 (ru) 1986-07-14 1986-07-14 Устройство логического объединени дельта-потоков

Country Status (1)

Country Link
SU (1) SU1417184A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 476682, кл. Н 03 К 17/00, 1974. *

Similar Documents

Publication Publication Date Title
KR900012423A (ko) 조정가능한 반앨리어스 필터
GB1230343A (ru)
SU1417184A1 (ru) Устройство логического объединени дельта-потоков
SU558658A3 (ru) Устройство дл передачи цифровой информации
KR890004233A (ko) 비트순차적분회로
GB1363707A (en) Synchronous buffer unit
SU591859A1 (ru) Устройство дл формировани остатка по модулю три
SU1019655A1 (ru) Устройство дл приема двоичных сигналов
SU604181A1 (ru) Устройство дл одновременной передачи аналогового сигнала методом дельтамодул ции и двоичного сигнала низкоскоростной дискретной информации
SU781807A1 (ru) Устройство дл сравнени двоичных чисел
JPS5595155A (en) Operation check system for counter
SU1707778A1 (ru) Устройство дл приема биимпульсного кода
SU1396255A1 (ru) Устройство дл формировани относительного биимпульсного сигнала
SU1317661A1 (ru) Устройство дл приема и преобразовани двоичного равновесного кода
SU961126A1 (ru) Устройство дл выделени одиночного импульса
SU1515379A1 (ru) Устройство дл формировани биимпульсного сигнала
SU675627A1 (ru) Устройство дл передачи информации между приборами автоматической телефонной станции
SU1172045A1 (ru) Устройство дл формировани биимпульсного сигнала
SU374586A1 (ru) Генератор рекуррентной последовательности с самоконтролем
SU1167752A1 (ru) Устройство дл формировани частотно-манипулированного сигнала
SU434581A1 (ru) Устройство синхронизации импульсов
SU902294A1 (ru) Устройство дл формировани квазитроичной последовательности
SU559435A1 (ru) Устройство дл приема информации
SU1288928A1 (ru) Устройство дл передачи фазоманипулированного сигнала
SU1363515A1 (ru) Устройство дл передачи информации псевдослучайными сигналами