SU902294A1 - Устройство дл формировани квазитроичной последовательности - Google Patents

Description

Изобретение относитс  к технике передачи дискретной информации и мо жет использоватьс  в аппаратуре передачи данных, работающей по провод ным каналам св зи с применением посто нноточных посылок. Известно устройство дл  формировани  квазитроичной последовательности , содержащее сумматор, ко вход которого подключены первые выходы триггеров, вторые выходы которых со динены с первыми входами элементов причем первые входы триггеров  вл ютс  сбросовым входом, а вторые вхо ды триггеров - тактовым входом устройства 1 . Однако известное устройство имее низкую точность формировани . Цель изобретени  - повышение точ ности формировани . Указанна  цель достигаетс  тем, что в устройство дп  формировани  квазитроичной последовательности, с цержащее сумматор, ко входам которого подключены первые выходы триггеров, вторые выходы которых соединены с первыми входами элементов И, причем первые входы триггеров  вл ютс  сбросовым входом, а вторые входы триггеров тактовым входом устройства, введен инвертор, выход которого подключен ко второму входу одного элемента И при этом вход инвертора соединен со вторым входом другого элемента И, а выходы элементов И подключены к третьим входам соответствующих триггеров . На чертеже представлена структурна  электрическа  схема предлагаемого устройства. Устройство дл  формировани  квазитроичной последовательности содержит два триггера 1 и 2, сумматор 3, два элемента И и 5, инвертор 6, причем первые входы триггеров  вл ютс  сбросовым входом 7, вторые входы тактовым входом В устройства

390

Устройство работает следующим образом .

Перед началом приема кодобой комбинации триггеры 1 и 2 устанавливаютс  в нулевое состо ние сигналом по сбросовому входу 7. Исходна  двоична  последовательность со входа устройства поступает непосредственно на вход элемента И 5 и через инвертор 6 - на вход элемента И 4. При наличии единичного бита на входе устройства триггеры 1 и 2 по каждому тактовому импульсу, поступающему на второй вход триггеров, измен ют свое состо ние на противоположное. При наличии нулевого бита на входе устройства триггеры 1 и 2 возвращаютс  в нулевое состо ние (если триггеры уже находились в нулевом состо нии, то изменений состо ни  не происходит). Сигналы с пр мых выходов триггеров 1 и 2 поступают на инвертирующий и неинвертирующий входы сумматора 3, выход которого  вл етс  выходом устройства .

Таким образом, устройство обеспечивает формирование 3 х-уровневой последовательности , изменение уровней в которой происходит по каждому биту

исходной двоичной последовательности и обладает более высокой помехозащищенностью в той же полосе частот.

Claims (1)

1. Патент США N , кл. 178/68, 1978 (прототип).