SU1406493A1 - Цифровой осциллограф - Google Patents

Abstract

Изобретение может быть использовано дл  регистрации, исследовани  и измерени  параметров радиосигналов разнообразных классов форм, в том . с числе неповтор ющихс  и одиночных импульсов. Цифровой осциллограф содержит блоки 1 регистрации данных, процессор 2, таймер 3, блок 4 отображени , фильтр 7, выключатели 6,8,9, блок 5 блокировки, блок 11 логического сложени  и индикатор 12о В описании изобретени  дана электрическа  схема блоков 1 регистрации данных Цифровой осциллограф имеет уменьшенную динамическую погрешность. 1 ЗоП, ф-лы, 2 ил„

Description

CDi/e. /

Изобретение относитс  к радиоизмерительной технике и предназначено дл  регистрации, исследовани  и измерени  параметров радиотехнических I сигналов разнообразных классов форм, в том числе неповтор ющихс  и одиночных импульсов.

Цель изобретени  - уменьшение ди- намической погрешности многоканально- I го цифрового осциллографа путем кор- I рекции систематического апертурного i сдвига стробиругощих импульсов I На фиГо изображена блок-схема цифрового осциллографа; на фиго2 - блок-схема блока регистрации данных дл  цифрового осциллографа

Цифровой осциллограф содержит блок 1 регистрации данных, процессор 2, таймер 3, блок 4 отображени , блок 5 блокировки, выключатель 6, фильтр 7, выключатели 8 и 9, входную клемму 10 блок I1 логического сложени  и инди- |катор 12о

I В состав цифрового осциллографа ; входит m одинаковых блоков 1 регист- |раЦии данных, все входы которых соединены и  вл ютс  измерительным входом цифрового осциллографа. Цифровые входы данных процессора 2 соединены с цифровыми выходами данных блоков 1 регистрации данных, а управл ющие выходы процессора 2 соединены с первыми управл ющими входами блоков 1 регистрации данных Вход управлени  таймера 3 соединен с выходом управ- пени  процессора 2, а его выход соединен со счетным входом процессора |2, Первый вход цифровых данных блока 14-отображени  соединен с выходом ци- 1ФРОВЫХ данных процессора 2, а второй |вход цифровых данных блока 4 отобра- ени  соединен с выходом цифровых Данных таймера 3. Входы блока 5 блокировки соединены с управл ющими вы- Ходами процессора 2, а его выходы Соединены со вторыми управл ющими Йвходами блоков 1 регистрации данных. Перва  выключател  6 соединена с управл ющим входом блока 5 блокировки , а его втора  клемма соединена с шиной осциллографа, вход фильтра 7 соединен с выходом таймера 3. Перва  клемма выключател  8 соединена с выходом фильтра 7, а втора  клемма соединена со входами блоков 1 регистрации данных„ Перва  клемма выключател  9 соединена со входами блоков 1 регистрации данных и второй

Q

клеммой выключател  8, Входна  клемма 10 соединена со второй клеммой выключател  9. Входы блока 11 логического сложени  соединены с управл ющими выходами блоков 1 регистрации данных. Вход индикатора 12 соединен с выходом блока 11 логического сложени 

Блок 1 регистрации данных дл . цифрового осциллографа содержит входной блок 13,блок 14 выборки и хранени , аналого-цифровой преобразователь 15, оперативно-запоминающий блок 16, ци- 5 Фровой компаратор 17, реверсивный

счетчик 18, регистр 19 пам ти, цифро- анапоговый преобразователь 20, блок 21 управл емой задержки и блок 22 прсто нной пам ти.

20

25

30

35

0

0

5

Вход входного блока 13 соединен со )зходом блока 1 регистрации данных, аналоговый вход блока 14 выборки и хранени  соединен с выходом входного блока 13 Измерительный вход аналого- цифрового преобразовател  15 соединен с выходом блока 14 выборки и хранени . Цифровой вход данных оперативно-запоминающего блока 16 соединен с цифровым выходом аналого-цифрового преобразовател  15, а выход оперативно запоминающего блока 16 соединен с выходом блока 1 регистрации данных. Первый вход цифровых данных цифрового компаратора I7 соединен с аналого-цифровым преобразователем 15. Первьй выход цифрового компаратора 17 соединен с управл ющим выходом блока 1 регистрации данных. Цервый вход цифровых данных реверсивного счетчигса . 18 соединен со вторым выходом цифрового компаратора 17. Первый вход регистра 19 пам ти соединен с выходом реверсивного счетчика 18. Вторые .с входы регистра 19 пам ти, реверсивного счетчика )8 и цифрового компаратора 17 соединены со вторым управл ющим входом блрка 1 регистрации данных Вход цифроаналогового преобразовател  20 соединен с выходом ре-. гистра I9 пам ти Первый вход управлени  блока 21 управл емой задержки соединен с выходом цифроаналогового преобразовател  20 Второй вход блока 21 управл емой задержки соединен с первым управл ющим входом блока 1 регистрации данных. Выход блока 21 управл емой задержки соединен со вторым входом блока 14 выборки и хранеНИИ о Вьгсод блока 22 посто нной пам ти соединен со вторьш входом цифрр- вогЬ компаратора -17.

Цифровой осциллограф работает следующим образом

На первом этапе производитс  дискретизаци  входного сигнала путем выборки его мгновенных значений, следующих равномерно с частотой дискре- тизации,

Далее кажда  из выборок с помощью аналого-цифрового преобразовател  15 преобразуетс  в цифровой код Последовательность кодов заноситс  в one- ративно-запоминающий блок 16 с неограниченным временем хранени , чем и заканчиваетс  первый этап

На втором этапе производитс  обработка процессором 2 записанной инфор мации и ее вывод в блок 4 отображени При этом коды выборок последовательно извлекаютс  из оперативно-запоминающего блока 16 и подаютс  в блок 4 отображени , где преобразуютс  в сигналы, определ ющие положение свет щейс  точки по вертикали. Одновременно таймер 3 и процессор 2 формируют последовательно нарастающие коды , определ ющие положение соответствующей выборки в блоке 4 отображени  по горизонтали В результате воспроизводитс  зависимость, соответствующа  по форме исследуемому сигналу

Процесс коррекции (уменьшени  динмической погрешности) начинаетс  с того, что оператор выключатель 8 и размыкает выключатели 6 и 9 При этом тактова  последовательность пр моугольных импульсов с интервалом 2 между импульсами поступает в фильтр 7, в котором пр моугольный сигнал преобразуетс  в треугольный и подаетс  на входы блоков 1 регистрации даиньк. Здесь треугольный сигнал масштабируетс  с помощью входного блока 13 и поступает на вход блока 14 выборки и хранени . Поскольку частота опроса каждого канала регистрации f I, выбрана в m раз меньше тактовой частоты (где m - число каналов выборки), f пр моугольного сигнала, рьфабатываемого таймером 3, то при точном соблюдении равенства fj, на выходах всех блоков 14 выборки и хранени  будет известное посто нное напр жение и коррекци  в этом случае не требуетс . Рассмотрим теперь, что

ю

15

4064934

произойдет, если

/т. Это неравенство наблюдаетс  на практике из- за неидентичностг задержки сигнала в входном блоке 1,; и неидентичности задержек в тракте формировани  стро- бирующих импульсов с частотой f.

Допустим, что в двух каналах блоков 1 регистрации данных наблюдаетс  временной сдвиг h, и между импульсами стробировани  ff,, Это приведет к тому, что на выходе блока

14 выборки и хранени  посто нное напр жение изменит свою величину пропорционально временному сдвигу. В цифровом компараторе 17 полученное значение кода сравниваетс  со значением кода, хранимым в блоке 22 посто нной пам ти После сравнени  кодов цифровой компаратор 17 принимает решение: больше или меньше код с выхода по сравнению с кодом, хранимым в блоке 22 посто нной пам ти. Допустим, что код, снимаемый с аналого-цифрового преобразовател  15, больше кода, хранимого в блоке 22 посто нной пам ти о В этом случае цифровой компаратор 7 дает команду на уменьшение величины кода на единицу младшего разр да в реверсивном счетчике 18, Соответствующее значение кода с выходов реверсивного счетчика 18 запоминаетс  в регистре 19 пам ти и затем поступает на цифроаналоговый преобразователь

20. Здесь вновь полученный код. преобразуетс  в напр жение, которое приводит к уменьшению задержки в блоке 21 управл емой задержки что в свою очередь приводит к уменьшению напр жени 

на выходе блока 14 выборки и хранени  о Процесс коррекции повтор етс  до тех пор , пока код с аналого-цифрового преобразовател  15 не будет равен коду блока 22 посто нной-пам ти, В

этом случае цифровой компаратор 17 вы рабатывает сигнал, показывающий, что коррекци  закончена. Если иа всех выходах блоков 1 регистрации данных есть сигнал об окончании процесса

коррекции, то подключаетс  индикатор 12, который сигнализирует об окончании процесса коррекции всех каналов,

Процесс коррекции обеспечивает минимальную динамическую опшбку в режиме измерени  быстропротекакнцих про

цессов.

Claims (1)

1. Формула изобретени  1„ Цифровой осциллограф, содержащий входную клемму, блоки регистрации данных, все входы которых объединены и  вл ютс  измерительным входом осциллографа, процессор, цифровы входы данных которого соединены с цифровыми выходами данных блоков регистрации данных, управл ющие выходы процессора соединены с первыми управл ющими входами блоков регистрации данных, таймер, вход управлени  кото рого соединен с выходом управлени  процессора, выход тактового таймера соединен со счетным входом процессора , блок отображени , первый вход цифровых данных- которого соединен с выходом цифровых данных процессора, а второй вход цифровых данньпс блока отображени  соединен с выходом цифровых данных таймера, о т л и ч а ю- щ и и с   тем, что, с целью уменьше ни  динамической погрешности, он дополнительно содержит фильтр, три выключател , блок блокировки, блок логического сложени  и индикатор, причем входы блока блокировки соедине- ны с управл ющими выходами процессора и первыми управл ющими входамр I блоков регистрации данных, выходы I блока блокировки соединены с вторыми Iуправл ющими входами блоков регистра |ции данных, один из выводов первого выключател  соединен с управл ющим |входом блока блокировки, а другой - с общей шиной осциллографа, вход фильтра соединен с выходом тактового |сигнала таймера, первый вывод второ- jro выключател  соединен с выходом |)ильтра, а второй вывод соединен с зходами блоков регистрации данных, Ьервый вывод третьего выключател  соединен с входами блоков регистра- |дии данных и вторым выводом второго выключател , входна  клемма соедине- ijca с вторым выводом третьего выключа- |гел , входы блока логического сложе- Йи  соединены с управл ющими выходам блоков регистрации данных, вход ин- Дикатора соединен с выходом блока Логического сложени о

   2„0сциллограф по , о т л и - чающийс  тем, что блок ре s 0 5 0 0 5

   5

   0

   гистрации данных содержит входной блок, блок выборки и хранени , аналого-цифровой преобразователь, оперативно-запоминающий блок, цифровой . компаратор, блок посто нной пам ти,- реверсивный счетчик, регистр пам ти, цифроаналоговый i преобразователь, блок управл емой задержки, причем вход входного блока соединен с входом блока регистрации данных, аналоговый вход блока выборки и хранени  соединен с выходом входного блока, вход аналого-цифрового преобразовател  . соединен с выходом блока выборки и хранени , цифровой вход оперативно- запоминающего блока.соединен с цифровым выходом аналого-цифрового пре- образовател , а цифровой выход оперативно-запоминающего блока соединен с выходом цифровъгх данных блока регистрации данных, первый вход цифровых данных блока цифрового компаратора соединен с цифровым выходом аналого-цифрового преобразовател  и цифровым входом данных о.перативно-запоминающего блока, пер- вый выход цифрового компаратора соединен с управл ющим выходом блока регистрации данных, первый вход цифровых данных реверсивного счетчика соединен с вторым выходом цифрового компаратора, первый вход регистра хранени  соединен с выходом цифровых данных реверсивного счетчика, вторые входы регистра хранени , реверсивного счетчика и цифрового компаратора соединены с вторым управл ющим входом блока регистрации данных, вход цифро- аналогового преобразовател  соединен с цифровым выходом регистра хранени , первый вход управлени  блока .управл емой задержки соединен с выходом циф- роаналогового преобразовател , второй вход блока управл емой задержки соединен с первым управл ющим входом блока регистрации данных, выход блока управл емой задержки соединен с вторым входом блока выборки и хранени , выход блока посто нной пам ти соединен с вторым входом цифрового компаратора

   фае. 2