SU1372597A1 - Г-триггер - Google Patents

Г-триггер Download PDF

Info

Publication number
SU1372597A1
SU1372597A1 SU864106236A SU4106236A SU1372597A1 SU 1372597 A1 SU1372597 A1 SU 1372597A1 SU 864106236 A SU864106236 A SU 864106236A SU 4106236 A SU4106236 A SU 4106236A SU 1372597 A1 SU1372597 A1 SU 1372597A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inverter
transistor
transistors
output
bus
Prior art date
Application number
SU864106236A
Other languages
English (en)
Inventor
Виктор Ильич Варшавский
Наталия Михайловна Кравченко
Вячеслав Борисович Мараховский
Борис Соломонович Цирлин
Original Assignee
Ленинградский Электротехнический Институт Им.В.И.Ульянова(Ленина)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ленинградский Электротехнический Институт Им.В.И.Ульянова(Ленина) filed Critical Ленинградский Электротехнический Институт Им.В.И.Ульянова(Ленина)
Priority to SU864106236A priority Critical patent/SU1372597A1/ru
Application granted granted Critical
Publication of SU1372597A1 publication Critical patent/SU1372597A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к импульсной технике и может быть использовано дл  индикации элементов окончани  переходных процессов, в цифровых комбинаторных и триггерных структурах . Цель изобретени  - повышение надежности и снижение нагрузки на выходных шинах - достигаетс  за счет сокращени  числа используемых активных элементов. Г-триггер содержит п входных шин 1, первый инвертор 2, п входньк последовательно соединенных транзисторов, второй инвертор 3, выходную шину 4, шину 5 питани , общую шину 6, X --- X секций 7,где п - нечетное число. Инверторы 2 и 3 реализованы на МДП-транзисторах. Кажда  секци  7 содержит первый и второй последовательно соединенные транзисторы 8 и 9 и третий и четвертый транзисторы 10 и 11.Новым техническим решением  вл етс  введение в триггерсекций, а также реализаци  инверторов 2 и 3 на МДП-транзисторах . 1 ил. с t О)

Description

со to ел
Изобретение относитс  к импульсной технике и может быть использовано дл  индикации элементов окончани  переходньк процессов, в цифровых ком бинаторных и триггерных структурах. Целью изобретени   вл етс  повышение надежности и снижение нагрузки на входные шины, достигаемое сокращением числа используемых актив- ных элементов.
На чертеже представлена электрическа  принципиальна  схема Г-триг- гера.
Устройство содержит п входных шин 1, первый инвертор 2, п входных последовательно соединенных транзисторов , второй инвертор 3, выходную шину 4, шину 5 питани , общую шину 6,
--- секций 7 (п - нечетное число), а инверторы 2 и 3 реализованы на ЩПзисторы 8 и 9 секций 7 и инвертора 2 Тогда на затвор транзистора инвертор 3 поступает высокий потенциал, откры ваюпу й этот транзистор, и на вькод- ной шине 4 будет низкий потенциал, который, поступа  на затворы транзисторов 10 и 11, закрывает их. Вслед ствие этого на затворе транзистора инвертора 3 высокий потенциал, откры вающий этот транзистор, сохран етс  до тех пор, пока закрыт хот  бы один из транзисторов 8 и 9 и транзистор инвертора 2, т.е. низкий потенци л на выходной шине 4 сохран етс  до тех пор, пока хот  бы на одной из ег шин 1 присутствует низкий потенциал. Только после того, как на всех шинах 1 по витс  высокий потенциал, откры- ваю1 Щй транзисторы 8 и 9 и транзистор инвертора 2, на затворе транзисто ра инвертора 3 по витс  низкий потен циал, закрывающий этот транзистор, и на выходной шине 4 по витс  высотранзисторах , кажда  секци  7 содержит первый 8 и второй 9 последовательно соединенные транзисторы, затворы 25 кий потенциал, который откроет тран- которых  вл ютс  первым и вторым вхо- зисторы 10 и 11. В результате низкий дами секции 7, третий и четвертый транзисторы 10 и 11, затворы которых  вл ютс  третьим входом секции 7.
30
Стоки первого и третьего транзисторов 8 и 10  вл ютс  первым выходом секции 7. Исток третьего транзистора 10 соединен с общей шиной 6, сток четвертого транзистора 11  вл етс  четвертым входом секции 7, а исток соединен со средней точкой соединени  первого 8 и второго 9 транзисторов. Исток второго хранзистора 9  вл етс  вторым выходом секции 7. питани  первого инвертора 2 соединены соответственно с шиной 5 питани  и с первым выходом первой секции 7. Второй выход последней секции 7 соединен с общей шиной 6, второй выход остальных секций 7 соединен с первым выходом следующей секции 7. Третьи входы сак- ций 7 соединеннг с выходной шиной 4 и с выходом второго инвертора 3, вход которого соединен с выходом первого инвертора 2 и с четвертым входом каждой секции 7.Первый и второй входы секций 7 соединены с соответствующими п-1 входными шинами 1. Перва  входна  щина 1 соединена с входом первого инвертора 2.
Г-триггер работает следуюп(им образом .
Пусть на входных шинах 1 имеетс  низкий потенциал, закрызакжщй тран40
потенциал на затворе транзистора инв ртора 3 сохран етс  до тех пор, пока открыт хот  бы один из транзисторов 8 и 9 и транзистор инвертора 2, т.е высокий потенциал на выходной шине 1 сохран етс  до тех пор, пока хот  бы на одной из его шин 1 присутствует высокий потенциал.
35 Только после того, как на всех входных шинах 1 по витс  низкий потенциал , закрывающий транзисторы 8 и 9 и транзистор инвертора 2, на зат воре транзистора инвертора 3 по витс  высокий потенциал, открывающий этот транзистор, и на выходной шине 4 по витс  низкий потенциал, который закроет транзисторы 10 и 11, возвраща  тем самым Г -триггер в исходное состо ние.

Claims (2)

  1. Формула изобретени 
    Г-триггер, содержащий п входных 50 шин, первый инвертор, второй инвертор , выходную шину, шину питани , общую шину, отличаюшийс  тем, что, с целью повышени  надежности и снижени  нагрузки на входные
    55п-Г
    ши1{ы в него введены секции
    (п - нечетное число), а инверторы реализованы на МДП-транзисторах, кажда  секци  содержит первый и вто45
    зисторы 8 и 9 секций 7 и инвертора
  2. 2. Тогда на затвор транзистора инвертора 3 поступает высокий потенциал, откры- ваюпу й этот транзистор, и на вькод- ной шине 4 будет низкий потенциал, который, поступа  на затворы транзисторов 10 и 11, закрывает их. Вследствие этого на затворе транзистора инвертора 3 высокий потенциал, открывающий этот транзистор, сохран етс  до тех пор, пока закрыт хот  бы один из транзисторов 8 и 9 и транзистор инвертора 2, т.е. низкий потенци л на выходной шине 4 сохран етс  до тех пор, пока хот  бы на одной из его шин 1 присутствует низкий потенциал. Только после того, как на всех шинах 1 по витс  высокий потенциал, откры- ваю1 Щй транзисторы 8 и 9 и транзистор инвертора 2, на затворе транзистора инвертора 3 по витс  низкий потенциал , закрывающий этот транзистор, и на выходной шине 4 по витс  высокий потенциал, который откроет тран- зисторы 10 и 11. В результате низкий
    кий потенциал, который откроет тран- зисторы 10 и 11. В результате низкий
    потенциал на затворе транзистора инвертора 3 сохран етс  до тех пор, пока открыт хот  бы один из транзисторов 8 и 9 и транзистор инвертора 2, т.е. высокий потенциал на выходной шине 1 сохран етс  до тех пор, пока хот  бы на одной из его шин 1 присутствует высокий потенциал.
    Только после того, как на всех входных шинах 1 по витс  низкий потенциал , закрывающий транзисторы 8 и 9 и транзистор инвертора 2, на затворе транзистора инвертора 3 по витс  высокий потенциал, открывающий этот транзистор, и на выходной шине 4 по витс  низкий потенциал, который закроет транзисторы 10 и 11, возвраща  тем самым Г -триггер в исходное состо ние.
    Формула изобретени 
    Г-триггер, содержащий п входных шин, первый инвертор, второй инвертор , выходную шину, шину питани , общую шину, отличаюшийс  тем, что, с целью повышени  надежности и снижени  нагрузки на входные
    п-Г
    ши1{ы в него введены секции
    (п - нечетное число), а инверторы реализованы на МДП-транзисторах, кажда  секци  содержит первый и вто
    рои последовательно соединенные транзисторы , затворы которых  вл ютс  первыми и вторыми входами секции, третий и четвертьп транзисторы, за- творы которых  вл ютс  третьим входом секции, стоки первого и третьего транзисторов  вл ютс  первым выходом секции, исток третьего транзистора соединен с общей шиной, сток четвертого транзистора  вл етс  четвертым входом секции, а исток соединен со средней точкой соединени  первого и второго транзисторов,исток второго транзистора  вл етс  вторым вьтодом секции, исток ключевого транзистора первого инвертора соединен с первым выходом первой секции, второй выход последней секции соединен с общей шиной, вторые выходы остальных секций соединены с первым выходом следующей секции, третьи входы секций соединены с выходной шиной и выходом второго инвертора, вход которого соединен с выходом первого инветора и с четвертыми входами каждой секции, первый и второй входы секций соединены с соответствую1цими п-1 входными шинами, перва  входна  шина Соединена с входом первого инвертора .
SU864106236A 1986-06-02 1986-06-02 Г-триггер SU1372597A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864106236A SU1372597A1 (ru) 1986-06-02 1986-06-02 Г-триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864106236A SU1372597A1 (ru) 1986-06-02 1986-06-02 Г-триггер

Publications (1)

Publication Number Publication Date
SU1372597A1 true SU1372597A1 (ru) 1988-02-07

Family

ID=21252316

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864106236A SU1372597A1 (ru) 1986-06-02 1986-06-02 Г-триггер

Country Status (1)

Country Link
SU (1) SU1372597A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Автоматное управление асинхронными процессами в ЭВМ и дискретных системах./Под ред. В.И.Варшавского,- М., 1986, с.80, пис.4.3. Авторское свидетельство СССР № 945960, кл. Н 03 К 3/037, 1980. *

Similar Documents

Publication Publication Date Title
SU1372597A1 (ru) Г-триггер
SU1538246A1 (ru) Преобразователь уровней сигналов на МДП-транзисторах
SU1474831A1 (ru) Г-Триггер
SU921052A1 (ru) Триггер на КМОП транзисторах
SU1182665A1 (ru) Элемент с трем состо ни ми
SU1385277A1 (ru) Магистральный формирователь импульсов
SU1562964A1 (ru) Г-триггер
SU1019635A1 (ru) Преобразователь уровней
SU1589324A1 (ru) Оперативное запоминающее устройство
SU1072264A1 (ru) Логический элемент Исключающее ИЛИ
SU790330A1 (ru) Быстродействующий преобразователь уровней напр жени на дополн ющих мдп транзисторах
SU1064470A1 (ru) Многофункциональный логический элемент на МДП-транзисторах
SU1476599A1 (ru) Формирователь импульсов
SU1622925A1 (ru) Триггер со счетным входом на взаимодополн ющих МДП-транзисторах
SU1129739A1 (ru) Преобразователь уровней напр жени на дополн ющих МДП-транзисторах
SU1492452A1 (ru) Триггер со счетным входом на взаимодополн ющих МДП-транзисторах
SU1420647A1 (ru) Триггер с индикацией моментов окончани переходных процессов
SU1365351A1 (ru) Устройство сравнени на МДП-транзисторах
SU1370731A1 (ru) Г-триггер
SU919089A1 (ru) Устройство согласовани ТТЛ-элементов с МДП-элементами
SU1624530A1 (ru) Параллельный асинхронный регистр
SU1615877A1 (ru) Логический элемент на бипол рных и МОП-транзисторах
SU558400A1 (ru) Устройство преобразовани уровней напр жени
SU1413722A1 (ru) Парафазна логическа КМОП-схема
SU1665405A1 (ru) Параллельный асинхронный регистр на КМДП-транзисторах