SU1357913A1 - Измерительный преобразователь длительности временных интервалов - Google Patents

Abstract

Изобретение относитс  к импульсной технике в частности к устройствам дл  измерени  временных интервалов . Цель изобретени  - повышение точности измерений и расширение динамического диапазона. Цель достигаетс  за счет введени  в устройство формировател  1 выходной последовательности , двух логических ключей 7 и 1 I, блока 8 вычислени  отношени  , „Наклон А rff15 С5pa с BpefieHHOi} интервал „Цикл „ 2Г-- :, 18 „Запрос блока 9 цифровой коррекции, линии 10 задержки, триггеров 12, 14 и 19 и блока 13 вычислени  результата. Кроме того, устройство содержит счетчик 2 объема преобразовани , цифроаналоговый преобразователь 3, балансный компаратор 4, генератор 5 линейно измен ющегос  напр жени , цифровой опорный генератор 6, входную шину 15, шину 16 Сброс, п - выходных шин 17 Данные, шину 18 Запрос, логический ключ 20, шину 2 Запись. В устройстве обеспечиваетс  получение достоверных результатов преобразовани  в процессе работы . Кроме того, при той же разр дности выходного блока вычислени  результата , что и в прототипе, устройство обеспечивает более широкий диапазон измерений. 5 ил. а s (Л / / т оо ел со со : f /7 / /7 Ц 77 .Данные (ригЛ

Description

11

Изобретение относитс  к кмпульс- ной технике, в частности к измерительным преобразовател м длительности временных интервалов.

Целью изобретени   вл етс  повышение точности измерени  и расширение динамического диапазона.

На |)иг. 1 приведена структурна  схема измерительного преобразовател  длительности временных интервалов; на фиг. 2 - структурна  схема блока цифровой коррекции; на фиг. 3 - структурна  схема блока вычислени  результата; на фиг. 4 и 5 - временные диаграм№1 работы предлагаемого преобразовани .

Измерительный преобразователь д.пи тельности временных интервалов (фиг. содержит формирователь 1 входной последовательности, счетчик 2 объема гфеобразовани , цифроаналоговый преобразователь 3 (ЦАП), балансный компаратор 45 генератор 5 линейно измен ющегос  напр жени  (ГЛИМ), циф- ровой опорный генератор б, первый Алогический ключ 7, блок 8 вычислени  отношени , блок 9 цифровой коррекции линию 10 задержки, второй логический ключ 11, первый триггер 12, блок 13 вычислени  результата, второй триггер 14, входную шину 15, шину 16 Сброс, п выходных шин 17 Данные, шину 18 Запрос, третий триггер 19, третий логический ключ 20, ши.ну 21 Запись ;

Входна  шина 15 соединена с первым входом формировател  1, выход которого соединена с суммирующим входом счетчика 2, с входом управле- ни  ГЛИН 5 и входом управлени  перво , го логического ключа 7, информацион- НЬ1Й вход которого соединен с выходом генератора 6, вход управлени  которого соединен с первым выходом балансного компаратора 4, второй вход которого соединен с входом линии 10 задержки, первый выход которой соединен с входом синхронизации блока 8, вход, установки в нуле- вое положение которого соединен с третьим выходом линии 10 задержки, второй выход которой соединен с информационным входом второго логического ключа.11, вход управлени  кото- рого соединен с входом синхронизации третьего триггера 19, с пр мым выходом -первого триггера 12, вход синхронизации которого соединен с чет32

вертым выходом линии 10 задержки и входом синхронизации блока 13 вычислени  результата, информационные входы которого соединены с соответствующими выходами блока 9 цифровой коррекции, первый и второй входы синхронизации которого соединены с соответствующими выходами логического ключа , информационные входы блока 9 цифровой коррекции соединены с соответствующими выходами блока 8 вычислени  отношений, первый и второй информационшге входы которого соединены с одноименными выходами первого логического ключа 7, шина 18 Запрос соединена с пр мым выходом триггера 14, вход синхронизации которого соединен с вторым выходом счетчика 2, первые информационные выходы которого соединены с входами 11ДП 3, выход которого соединен с вторым входом балансного компаратора 4 второй вход фap mpoвaтeл  1 соединен с инверсным выходом триггера 14 вход установки в нулевое состо ние которого объединен с соответствующими входами счетчика 2, блока 8, блока 13, ключа 20 м соединен с шиной 16 Сброс, тина 21 Запись соединена с входом установки в нулевое состо ние триггера 19, пр мой выход которого соединен с входом управлени  логического ключа 20, выход которого соедтген с входом установки в нулевое состо ние триггера 12.

Блок 9 цифровой коррекции (фиг.2 содержит опоршлй регистр 22, основной регистр 23, цифровой компаратор 24, вычитатель 25, сумматор-вычита- тель 26, цифровой коммутатор 27.

Первый вход блоке. 9 цифровой коррекции соединен с входом синхронизации опорного регистра 22, информационные входы которого соединены с информацион Л1ми входами блока и информационными входами основного регистра 23, вход смихронизации которого соединен с вторым входом блока информационные выходы регистра 22 соединены с соответствующи ш первыми входами цифрового компаратора 24 и вычитател  25, знаковый вход которого соединен с соответствуюыщ- ми входаш сумматора-вычитател  26, цифрового коммутатора 27 и выходом цифрового компаратора 24, вторые информационные входы которого сое-.

динены с соответствующими выходами основного регистра 23 и соответствующими вторыми входами вычитател  25, сумматора-вычитател  26, цифрового коммутатора 27, информационные выходы вычитател  25 соединены с соответствующими входами сумматора- вычитател  26, информационные выходы которого соединены с соответствующими входами цифрового коммутатора 27, информационные выходы которого  вл ютс  соответствующими выходами блока.

Блок 13 вычислени  результата (фиг.З) содержит сумматор 28, ре- гистр 29 параллельного сдвига.Вход синхронизации блока. 13 Соединен с соответствующим входом регистра 29, вход сброса которого соединен с со- .ответствующим входом блока, информа- ционные выходы регистра 29 соединены с соответствующими выходами блока и сумматора 28, вторые входы которого соединены с соответствую- 1ЦИМИ входами блока, выход суммато- ра 28 соединен с соответствующим входом регистра 29.

Преобразователь работает следующим образом,

В исходном состо нии триггеры 12, 14 и 19 установлены в единичное состо ние,, на иине 18 выставлен цифровой сигнал Запрос высокого уровн , а формирователь 1 заблокирован цифровым сигналом низкого уровн , поступающим с второго (инверсного)

выхода триггера 14 (фиг. 5 н). При поступлении по шине 21 сигнала Запись высокого уровн  триггер 19 устанавливаетс  в нулевое состо ние который открывает логический ключ 20

В ответ на цифровой сигнал Запрос , воспринимаемый как готовност устройства к работе, по входной шин 16 управлени  устройства подаетс  цифровой импульсный сигнал Сброс высокого уровн , по которому производитс  принудительна  установка в исходное нулевое состо ние счетчика 2 объема гфеобразовани , блока 8 вычислени  отношени , первого 12 и второго 14 триггеров и блока 13 вычислени  результата. Перевод второго триггера 14 в нулевое состо ние сопровождаетс  сн тием цифрового сигнала Запрос по выходной шине 18 запроса устройства и разблокировние формировател  1, через который

-5 0

0 5

0

5

0

5

в этом случае могут проходить сигналы временных интервалов равной длительности (фиг. 1, фиг. 5 а-в). По цифровому управл ющему сигналу низкого уровн  первого триггера 12 осуществл етс  перевод второго логического ключа 11 в состо ние, при котором цифровой импульсный сигнал .низкого уровн , поступающий на его первый информационный вход, проходит на его первый выход.

При поступлении цифрового сигнаипа временного интервала равной длительности Tj на шине 15 устройства на вход формировател  1 на его выходе формируютс  цифровые сигналы временных интервалов равной длительности той же размерности, но с крутыми фронтами (логические перепады О и (фиг. 5 а-б). Так по переднему фронту цифрового сигнала временного интервала про1 зводитс  переключение счетчика 2 объема преобразовани , при котором его содержимое увеличиваетс  на единичн1)ГЙ квант (например, ...00 + ...01), что приводит к соответств ующему Изменению (уветшчению) опорного напр жени  Np, формируемого на выходе ЦАП 3 и подаваемого на второй опорной вход балансного компаратора 4 с цифровым выходом. Кроме того, осуществл етс  пер еключение первого логического ключа 7, при котором цифровые информационные сигналы, поступающие на его информационный вход, проход т на его первый выход, и производитс  запуск ГЛИН 5, выполненного по схеме дв ухтактного интегратора . Как только его линейно возрастающее напр жение - пересечет уровень опорного напр жени  (. )5 ИЗ- выходах балансного компаратора 4 формируютс  цифровые синфазные сигналы (фиг. 1 и. 5 Г5Д,л).

По переднему фронту цифрового сигнала , формируемого на первом (пр мом ) выходе балансного компаратора 4, осуществл етс  запуск прецизионного опорного генератора 6, цифровые импульсы которого проход т через первый логический ключ 7 на первый пр мой счетный (с уммирующий) вход блока 8 вычислени  отношени , формиру  цифровой код N делимого (фиг. 1 и 5 г-ж,и).

По заднему фронту измер емого временного интервала равной длительное5

ти Ту осуществл етс  обратное переключение первого логического ключа 7, при котором цифровые информационные сигналы по его входу могут проходит на его второй выход, а также осуществл етс  перевод ГЛИН 5 в режим второго этапа интегрировани  (разр д). Теперь цифровые опорные

импульсы с выхода цифрового опорно

го генератора 6 проход т через первый логический ключ 7 на суммирующий вход блока 8 вычислени  отношени , формиру  цифровой код N. делител  (фиг. 5 г-е, з,к). Как только выход- кое линейно убывающее напр жение и ГЛШ 5 пересечет уровень опорного напр жени  U ходах балансного компаратора 4 происходит смена пол рности цифровых синфазных сигналов. Цифровой опорный генератор 6 останавливаетс .

С инверсного выхода балансного компаратора 4 цифровой сигнал (фиг. 5 л) пололсительного перепада () поступает на вход линии 10 заде15жки и задерживаетс  соответственно по первому его выходу на

С (j,, -, ., , по второму - на

.-i , по третьему - на

о(з1 ; ;i

- .„ /il Q

, а по четвертому

на

10 (Ф)

где L; - врем  распрост

ранени  информационного сигнала через цепи цифровых элементов. С первого выхода линии 10 задержки положительным фронтом () цифрового сигнала, поступающего на вход синхронизации блока 8 вычислени  отношени , осуществл етс  его запуск (на фиг. 1 блок 8 не раскрыт). В блоке 8 вычислени  отношени  выполн етс  операци  делени  двоичных чисел по методу итерактивного вычитани  делител  NJ; из делимого ,, т.е. Np.NдJ-Ngj, в результате которого получаетс  промежуточный итоговый цифровой код.

Следовательно, выбира  соответст .вуюлще.значени  огибающих линейно измен ющегос  напр жени  } ГЛИН 5 как Uy/iji 3/2 , где 1} - посто нна  интегрировани  разр да, может быть достигнуто максимальное быстродействие выполнени  операции , итеiрационного делени  (фиг. 1),

В следующий момент времени J g на выходах блока 8 вычислени  отноше . ни  выставл етс  Цифровой код Np результата делени , который переписы

36

ваетс  в блок 9 цифровой коррекции - в его опорный регистр 22 (фиг. 2) по положительному фронту цифрового сигнала синхронизации, поступающего на его вход синхронизации через второй логический ключ 11 с второго выхода линии 10 задержки. В следующий момент

по положительному

0

-jg

25

0

30

35

40

50

55

фронту цифрового сигнала синхронизации по третьему выходу линии 10 задержки, поступающего на второй вход установки в нулевое состо ние блока 8, производитс  установка в исходное состо ние его буферных двоичных счетчиков делимого и делител  (данные счетчики сбрасываютс  в о Импульсным сигналом высокого уровн , который формируетс  в блоке 8 его формирователем коротких импульсов (не показано), подготавлива  устройство к следующему такту преобразовани  (фиг. 1 и 5 а-с).

В блоке 9 цифровой коррекции (фиг. 2) выполн етс  комбинационна  операци  коррекции итогового результата преобразовани  текущего такта. Цифровой код Nр результата первого такта преобразовани , зафиксированный в опорном регистре 22, поступает с его выходов на первые входы цифрового компаратора 24 и вы- читател  25, на вторые их входы с выходов основного регистра 23 поступает цифровой код N р; (,3,...,j)

результата последующих тактов преобразовани  . В комбинационном вычита- теле 25 вычисл етс  цифровой код N корр; lNp, -Np;l коррекции результата с учетом знака N сравниваемых двоичных чисел. Следовательно, в рассматриваемом такте (первый такт) преобразовани  на выходах вычитате- л  25 выставл етс  цифровой код Nj,,pp, |N р,-Np;l 1ХХ...ХХ-00, ..001 ХХ...XX, который проходит на первые информационные комбинационного сумматора-вычитател  26. В зависимости от значени  цифрового кода Njj знака (, если N р г N р,- , и , если .), поступающего на вход управлени  сумматора- вычитател  26, в последнем выполн етс  дифференциальна  операци  коррекции результата. Например, если в результате i-ro такта преобразовани  формируетс  N,, означающий ,, то в результате цифровой коррекции имеем следующий итоговый

результата в данном такте преобразовани : Npj . Когда при NP,:NP; , имеем М .- Np ;,, koppt +i

Скорректированный цифровой код

N

р- результата с выходов сумматоравычйтател  26 поступает на первые ни формационные входы цифрового коммутатора 27, а на его вторые информацион ные входы поступает цифровой нескорректированный код с выходов основного регистра 23 во всех последующих тактах преобразовани , кроме. первого такта преобразовани . Одно- временно на управл ющий вход цифрового коммутато1)а 27 поступает цифровой код коммутации, по которому организуетс  его работа. Например, при значени х N jn 100 и

(Np, Np- и Np,Np; ) производитс  переключение цифрового коммутатора 27 в состо ние (режим), при котором его первые информационные входы коммутируютс  на его выходы, а при значении Nj 001 цифровой коммутатор 27 переводитс  в другое состо ние (режим), при котором его вторые информационные входы коммутируютс  на его выходы (Np, Np.) Такой циф- ровой режим цифрового коммутатора 27 позвол ет дифференцированно управл ть итоговой цифровой информацией , формиру  на выходах устройства достоверную измерительную информацию Таким образом, дл  первого такта преобразовани  скорректированный цифровой код N р, имеет следующее значение: N р, Np, +N корр,ХХ. . .XX+ +00. . .. . .XX и проходит с выхо- дов цифрового сумматора-вычитател  26 через цифровой коммутатор 27 на его выходы (фиг. 2).

В следующий момент через врем  . на четвертом выходе линии 10 за- держки выставл етс  цифровой сигнал высокого уровн , по переднему фронту которого производитс  перепись скорректированного цифрового кода N „ результата с выходов блока 9 цифровой коррекции по суммирующему информационному входу в блок 13 вычислени  результата, выполненного по схеме накапливающего сумматора на комбинационном сумматоре 28 и регистре 29 параллельного сдвига (фиг. 3), а также производитс  переключение в единичное состо ние первого триггера 12, выходной цифровой сигнал высокого уровн  которого производит переключение входов-выходов второго логического ключа 11 и установку в единичное исходное состо ние триггера 19. Переключение ключа 11 в указанное состо ние производитс  только в первом такте преобразовани  каждого последующего цикла преобразовани , состо щих из тактов. С этого момента все цифровые сигналы синхронизации, поступающие в последующих тактах преобразовани , проход т с входа второго логического ключа 11 на его второй выход. На этом первый такт преобразовани  за- вершаетс  и преобразователь подготовлен к очередному такту преобразовани  (фиг. 1 и 5 а-с).

С приходом очередного цифрового сигнала временного интервала равной длительности Ту по первой входной информационной шине 15 устройства на вход формировател  1 по его переднему фронту производитс , как и в предыдущем такте преобразовани , увеличение на единичный квант содержимого счетчика 2 объема преобразовани , переключение первого логического ключа 7 и запуск ГЛИН 5. Увеличение содержимого счетчика 2 объема преобразовани  проводит к изменению (увеличению) опорного па- пр жени  U|j на выходе ЦАП 3, что приводит к тому, что запуск цифрового опорного генератора 6 задерживаес  на интервал времени , где q - квант напр жени , соответствующий младшему разр ду ЦАП 3; V - скорость изменени  выходного -напр жени  ГЛИН 5. Далее весь процесс преобразовани  повтор етс  аналогично.

Таким образом, за полный цикл преобразовани , задаваемого счетчика 2 объема преобразовани  2 Тр, где Т f. - длительность развертки ГЛИН 5; га - разр дность счетчика 2 объема преобразовани , на его втором выходе формируетс  цифровой сигнал Цикл высокого уровн ., по .. .переднему фронту которого переводитс  второй триггер 14. Цифровой сигнал низкого ТТЛ-уровн  по второму (инверсному) выходу этого триггера блокирует формирователь 1, а по его первому (пр мому) выходу |Противофазный цифровой сигнал поступает на вторую выходную щину 18 запроса устройства и формирует

цифровой сигнал Запроса высокого уровн , а на / по первой выходной шине 17 данных преобразовател  выставл етс  результирующий цифровой код. . 2 N, |1 NP,. /i, ,2,...,j.

В предлагаемом преобразователе тоность ou. iM зависит от угла сХ наклон

. образующей напр жени  Ux ГЛИН 5 и не превышает С увеличением скорости V развертки выход 1ого на пр жени  ГЛИН 5, что соответствует уменьшению шага квантовани , точнос измерени  соответственно увеличиваетс . Например, если при уровне опорного напр жени  Ugj,l,0,B скорость развертки составл ет V 10)О с/В, то при 0-уровневом преобразо- вании ЦДЛ 3 разрешающа  способность оцениваетс  в 1,0 . Если скорость развертки ГЛИН 5 составл ет , с/В, то при том же 10-ур невом преобразовании ЦАП 3, разрешающа  способность составл ет величину в 0,2 -10 . С увеличением разр дности ЦДЛ 3 разрешающую способность преобразовател  можно значительно повысить, сделав его высоко- точным в измерении длительности T-j временного интервала, представленого в виде временных интервалов равной длительности.

Точность измерени  в пределах

р да последовательных циклов Т преоразовани  увеличиваетс , если в первоначальный момент времени (в нулевом такте преобразовани  первого цикла преобразовани ) осуществить запоминание (прив зку) угла с/ наклона образующей выходного напр же

ни  Uj ГЛИН (точки- О - 1, фиг, 4 а) по значению первого вычисле- ни  отношени  и на гфот же1ш.и всех последующих тактов и циклов преобразовани  осуществл ть цифровую коррекцию результатов измерени  относительно данного результата , измерени ., Такиь образом, решаетс  проблема достоверности результатов преобразовани  в процессе работы преобразовател . Такое запоминание в нулевом такте первого цикла преобразовани  происходит управл ющим сигналом Запись -на шине 21 в начале работы преобразовател .

Кроме того, преобразователь нар ду с обеспечением высокой точности преобразовани  при той же разр дности выходного блока вычислени  результата , что и у известного устрой- N(lNj

ства, имеет в ,-т--

диапазон измерени .

более широкий

0

5

0

5

5 g g

Claims (1)

1. Формула изобретени 

   Измерительный треобразователь длительности apeMeHiaix интервалов, содержащий логический ключ, баланс- ый компаратор, цифровой опорный генератор, счетчик объема преобразовани , цифроаналоговый преобразователь , генератор линейно измен ющегос  напр жени , выход которого соединен с первым входом балансного компаратора, первый выход которого соединен с входом управлени  цифрового опорного генератора, выходы счетчика, объема преобразовани  соединены с информационными входами циф- роаналогового преобразовател , выход которого соединен с вторым входом балансного компаратора, отличающийс  тем, что, с целью повышени  точности измерени  и расширени  динамического диапазона, в него введены формирователь входной последовательности; два логических ключа, блок вычислени  отношени , блок цифровой коррекции, лини  задержки , три триггера, блок вычислени  результата, причем выход формировател  входной последовательности соединен с суммирующим входом счетчика объема преобразовани  и с входа- ш управлени  генератора линейно измен ющегос  напр жени  и первого логического ключа, информационный вход которого соединен с выходом цифрового опорного генератора, вто- рой выход балансного компаратора соединен с входом линии задержки, первый выход которой соединен с входом синхронизации блока вычисле-. ни  отношени , первый и второй информационные входы которого соединены с соответствующими выходами первого логического ключа, выходы блока вычислени  отношени  соединены с информационными входами блока цифровой коррек1дии, первый и второй входы синхронизации которого соединены с

   1113

   соответствуюихими выходами второго. логического ключа, информационный вход которого соединен с вторым выходом линии задержки, третий выход которой соединен с входом установки в нулевое состо ние блока вычислени  отношени , четвертый выход линии задержки соединен с входом синхронизации блока вычислени  результата и первым входом первого триггера выход которого соединен с управлени  второго логического ключа и первым входом третьего триггера, первый выход которого соединен с входом управлени  третьего логического ключа, выход которого соединен с втоОт /////

   312

   рым входом первох о триггера, выходные шины блока ц фровой коррекции соед1 нены с соответствующими входами блока вычислени  результата, вход сброса которого соединен с шиной Сброс и входами сброса блока вычислени  результата, счетчика объема преобразовани , третьего логического ключа и второго триггера первый вход которого соединен с выходом переполнени  счетчика объема преобразовани , инверсный выход второго триггера соединен с входом управлени  входного блока, информационный вход которого соединен с первой входной шиной преобразовател . .

   Ланные