SU1352489A1 - Устройство дл формировани контрольного кода - Google Patents

Устройство дл формировани контрольного кода Download PDF

Info

Publication number
SU1352489A1
SU1352489A1 SU864088783A SU4088783A SU1352489A1 SU 1352489 A1 SU1352489 A1 SU 1352489A1 SU 864088783 A SU864088783 A SU 864088783A SU 4088783 A SU4088783 A SU 4088783A SU 1352489 A1 SU1352489 A1 SU 1352489A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
blocks
delay elements
block
type
Prior art date
Application number
SU864088783A
Other languages
English (en)
Inventor
Михаил Александрович Иванов
Original Assignee
Московский Инженерно-Физический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Инженерно-Физический Институт filed Critical Московский Инженерно-Физический Институт
Priority to SU864088783A priority Critical patent/SU1352489A1/ru
Application granted granted Critical
Publication of SU1352489A1 publication Critical patent/SU1352489A1/ru

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может использоватьс  в системах тестового диагностировани  дискретных объектов. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит блоки 1, 2 элементов задержки, блоки 3 умножени , блок 4 сложени , блок 5 делени , информационные входы 6, входы 7 синхронизации, управл ющие входы 8. Устройство формирует последовательность чисел, частота по влени  которых в несколько раз больше частоты переключени  используемых регистров . Положительньш эффект достигаетс  за счет введени  блоков элементов задержки. 6 ил. оо СП ю 4 00 со cfjuff.j

Description

Изобретение относитс  к в.ьгчисли- тельной технике и может использоватьс  в системах тестового диагности- ровани  дискретных объектов в качестве источника входных воздействий и анализатора выходных реакций объекта контрол .
Целью изобретени   вл етс  повышение быстродействи  устройства.
На фиг. 1 изображена схема устройства дл  контрол  цифровых объектов на фиг. 2 - схема блока элементов задержки второго типа; на-фиг. 3 - возможные варианты взаимного распо- ложени  элементов задержки на фиг, 4 схема двух последовательно соединенных блоков элементов задержки первого типа на фиг. 5 - схема устройства , формирующего управл ющие и синхронизационные сигналы; на фиг.6 - пример построени  устройства дл  случа  L 2, К 2 Ф(х) (Х)З 4 Х + 1
Устройство (фиг. 1) содержит блоки 1 элементов задержки первого типа, блоки 2 элементов задержки второго типа, С блоков 3 умножени , блок 4 сложени , блок 5 делени , информационные входы 6, синхровходы 7 и управл ющие входы 8. Выходами устройства при его работе в режиме формировани  последовательностей  вл ютс  выходы блока 5 делени .
На фиг. 2а и б показан вид блока 2 элементов задержки второго типа. Если указанный блок 2  вл етс  первым среди всех блоков элементов задержки или предьвдущий блок элементов задержки  вл етс  блоком второго типа, то вид блока 2 соответствует показанному на фиг. 2а. В противном случае, т.е. если блок 2 не  вл етс  первым и предыдущий блок элементов задержки - первого типа, то вид блика 2 соответствует показанному на фиг. 26, где 9 - регистр разр дностью JlogjLT, L - степень-простого числа , 10 -коммутатор, группы коммутируемых входов которого подключены к выходам соответствующих регистров предыдущего блока 1 элементов зa iepж- ки первого типа.
Выходы блока 2, которыми  вл ютс  выходы регистров 9, подключаютс  к входам соответствующих блоков умножени  и к входам регистров следующего блока элементов задержки. В состав блока 1 элементов задержки первого типа вход т К регистров 9;,-9 JJ разр дностью Jlog L. На фиг. 3 показаны возможные варианты взаимного расположени  регистров 9, вход щих в состав устройства, и характер их взаимодействи  (на фиг. 2 не показаны коммутаторы 10, а стрелками показано направление передачи информации). На фиг. 4 показан вид двух последовательно соединенных блоков 1 элементов задержки первого типа на фиг. 5 вариант построени  устройства, формирующее необходимые входные воздействи , т.е. синхронизационные , 7 и управл ющие 8 сигналы. На - вход 1 подаютс  тактовые импульсы, .На фиг. 5 показаны также счетчик 12 по модулю К и дешифратор 13.
Б исходном состо нии счетчик 12 находитс  в нулевом состо нии, регистры 9 - в одном из разрешенных состо ний. Запрещенными  вл ютс  состо ни  L, (Ы-1),...,() какого-либо из регистров, либо нулевое состо ние всех регистров одновременно . Цепь установки в исходное состо ние на фиг. 1 не показана.
Устройство работает следующим образом.
На выходах блока 5 делени  формируетс  непоследовательность L чисел в соответствии с уравнением
N -a,Q(t+1) Х a.Q,.(t),
где Q-(t) и Q.(t+1) - содержимое одного из регистров 9, соответствующего в данном такте слагаемому вида а.Х в образующем многочлене Ф(Х) .Х +...+а;Х + а, а ; а е GF(L) соответственно в моменты времени t и (t+1). Каждому регистру блоков 2 элементов задержки второго типа посто нно соответствует один и тот же член Ф(Х). Например, регистрам блоков 2,показанным на фиг.1 соответствуют слагаемые вида а, X (третий блок элементов задержки) и (последний блок элементов задержки ). Регистрам каждого из блоков 1 соответствует цела  группа из слагаемых Ф(Х) и все регистры 9 к поочередно соответствуют каждому из этих слагаемых, причем это соответствие мен етс  в каждом такте работы устройства. Например, регистрам блоков 1 показанным на фиг. 1, соответствуют следующие группы из К слгаемых Ф(Х): первый блок элементов
к
задержки
-а,Х
а,Х ,...а X j
втоk+
2 Ц-
рой блок элементов задержки - а X
Х ; четвертый блок элементов
2К+1
X
2(2
...
iKtJ
задержки -а
,..., предпоследний блок элеМ-К „
«
ц.1 ментов
задержки
К-1
  У N-K ,а.
W-1
Все регистры, вход щие

Claims (1)

  1. соединенные триггеры 9 и 9 объединены на фиг. 6 в регистры сдвига. Формула изобретени  Устройство дл  формировани  контрольного кода, содержащее блоков умножени , блок сложени  и блок делени , где 1 - число ненулевых коэффив состав блоков 1 и 2, вьтолн ют функ- циентов образующего многочлена, при- цию элементов единичной задержки. Бло-ю группы выходов блоков умножени 
    ки сложени , умножени  и делени  представл ют из себ  комбинационные схемы , которые стро тсй на основе соответствующих им таблиц истинности, пос- ледние в свою очередь, однозначно определ ютс  правилами сложени , умножени  и делени  в поле Галуа из элементов -GF(L). Величина, на которую происходит умножение в i-ом блоке 3 умножени , равна соответствующе- 2о первого типа, М блоков элементов задержки второго типа, причем, информационные входы первого блока элементов задержки первого типа соединены с выходами блока делени ,,ин- 25 формационные входы i-ro блока эле|- ментов задержки первого и второго типа, где i 2, (R + М), соединены с выходами (i - 1)-го блока элемен . N - М тон задержки, --- синхронизирующих
    му коэффициенту а. образующего многочлена . Величина, иа которую происходит деление в блоке 5 равна - а. При L 2 , где Р - произвольное целое положительное число, блоки 3-5 легко стро тс  на основе сумматоров по модулю два. Если а, 1 или а о -1, то соответствующие блоки 3 и 4 осуществл ют простую передачу сигналов со своих входов на выходы без изменени . Число блоков умножени  равно числу ненулевых коэффициентов а. образующего многочлена, причем каждому слагаемому вида а;Х , где а О об зательно становитс  в соответствие регистр 9 блока 2 элементов задержки второго типа. При L 2 каждый из регистров 9 вьфож- даетс  в триггер, так как 1. На фиг, 6 показан пример конкретной реализации устройства дл  случа  L 2, К 2, Ф(Х) Х + 1. Синхронизационные входы на иг. 6 не показаны. Последовательно
    30
    35
    входов устройства, где N - степень образующего многочлена, соединены с соответствующими входами блоков элементов задержки первого типа,
    1)-й синхронизирующий вход
    (4-S .
    40
    устройства соединен с синхровхода- ми блоков элементов задержки второго типа, группа управл ющих входов устройства соединена с группой управл ющих входов соответствующих блоков элементов задержки второго типа, выходы которых соединены с входами соответствующих блоков умножени .
    соединенные триггеры 9 и 9 объединены на фиг. 6 в регистры сдвига. Формула изобретени  Устройство дл  формировани  контрольного кода, содержащее блоков умножени , блок сложени  и блок делени , где 1 - число ненулевых коэффисоединены с соответствующими группами входов блока сложени , ( С + 1)-  группа входов которого  вл етс  группой информационных входов устройства, группа выходов блока сложени  соединена с группой блока делени , отличающеес  тем, что, с целью повьшени  быстродействи , в него введены R блоков элементов задержки
    входов устройства, где N - степень образующего многочлена, соединены с соответствующими входами блоков элементов задержки первого типа,
    1)-й синхронизирующий вход
    (4-S .
    устройства соединен с синхровхода- ми блоков элементов задержки второго типа, группа управл ющих входов устройства соединена с группой управл ющих входов соответствующих блоков элементов задержки второго типа, выходы которых соединены с входами соответствующих блоков умножени .
    CpLff.Z
    a.) ft
    12
    /7
    +
    /3
    7г7/
    8
    I i I Н
    2
    qsuaS
    3i
    L J
    i I I г I 1 I I
    M I M M
    2
    5 t
    Г т
    qsuaS
    3i
    i I I г I 1 I I
    O i/g
    Составитель И.Иваньпсин Редактор Ю.Середа Техред М.Ходанич Корректор Н.Король
    Заказ 5567/49 Тираж 671Подписное
    ВНИИПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
SU864088783A 1986-07-09 1986-07-09 Устройство дл формировани контрольного кода SU1352489A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864088783A SU1352489A1 (ru) 1986-07-09 1986-07-09 Устройство дл формировани контрольного кода

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864088783A SU1352489A1 (ru) 1986-07-09 1986-07-09 Устройство дл формировани контрольного кода

Publications (1)

Publication Number Publication Date
SU1352489A1 true SU1352489A1 (ru) 1987-11-15

Family

ID=21245708

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864088783A SU1352489A1 (ru) 1986-07-09 1986-07-09 Устройство дл формировани контрольного кода

Country Status (1)

Country Link
SU (1) SU1352489A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Электроника № 5, 1977, с. 23-33. Авторское свидетельство СССР № 1116431, кл. G 06 F 11/00, 1983. *

Similar Documents

Publication Publication Date Title
GB1517170A (en) Method of producing pseudo-random binary signal sequences
SU1352489A1 (ru) Устройство дл формировани контрольного кода
Higuchi et al. Static-hazard-free T-gate for ternary memory element and its application to ternary counters
JPS56129431A (en) Frequency dividing circuit for odd number
SU839068A1 (ru) Делитель частоты следовани импуль-COB C КОэффициЕНТАМи дЕлЕНи
SU984057A1 (ru) Делитель частоты импульсов
SU1675873A1 (ru) Генератор последовательностей кодов
US10516413B2 (en) Digital-to-time converter and information processing apparatus
RU2047895C1 (ru) Анализатор спектра
SU741272A1 (ru) Синтезатор р да фурье в базисе пр моугольных функций
SU1737452A2 (ru) Сигнатурный анализатор
SU1287281A1 (ru) Делитель частоты с дробным коэффициентом делени
SU1388874A1 (ru) Устройство дл формировани тестов логических блоков
SU1513449A1 (ru) Генератор цифровых последовательностей
SU1406586A1 (ru) Генератор L-ичных последовательностей
SU813411A1 (ru) Комбинаторное устройство
SU1278850A1 (ru) Устройство дл контрол генератора М-последовательностей
SU1598146A1 (ru) Коммутатор
SU799148A1 (ru) Счетчик с последовательным переносом
SU1478324A1 (ru) Счетчик с произвольным коэффициентом счета
SU951301A1 (ru) Генератор псевдослучайных кодов
SU1150731A1 (ru) Импульсный генератор
SU571915A1 (ru) Делитель частоты импульсов с регулируемым коэффициентом делени
SU911519A1 (ru) Устройство дл вычислени элементарных функций
SU771662A1 (ru) Преобразователь двоичного кода в двоично-дес тичный с масштабированием