SU1352389A1 - Измеритель девиации частотных сигналов - Google Patents

Abstract

Изобретение может быть использовано в системах автоматического регулировани  и управлени  с частотными сигналами первичных преобразователей . Цель изобретени  - повьшение точности измерени . Устройство содер- . жит блоки I, 2 и 3 формировани  входного сигнала, управлени  и пам ти, триггер 4, вентиль 5, счетчик 6 и генератор 7 опорной частоты. Дл  достижени  поставленной цели в устройство введены блок 8 делени , блок 9 вычитани  и регистр 10 результата и дан пример конкретного выполнени  блока 8 делени . I з.п. ф-лы, 3 ил. с (Л со сд N3 00 оо со

Description

1

Изобретение относитс  к контрольно-измерительной технике и может быть использовано в системах автоматического регулировани  и управлени  с частотными сигналами первичных преобразователей .

Цель изобретени  - повышение точности измерени .

На фиг.1 изображена структурна  схема устройства; на фиг.2 - структурна  схема блока делени ; на фиг.3 временна  диаграмма работы измерител  девиации частотных сигналов.

Первый вход блока 1 формировани  входного сигнала соединен с входом устройства, первый выход блока i формировани  входного сигнала соединен с первым входом блока 2 управлени , при этом второй выход блока 1 форми- ровани  входного сигнала соединен с входом блока 3 пам ти, первый выход блока 2 управлени  соединен с входом триггера 4, выход которого св зан с первым входом вентил  5, выход кото- рого подключен к первому входу счетчика 6, второй вход вентил  5 соединен с выходом генератора 7 опорной частоты и вторым входом блока 2 управлени , первый и второй выходы бло ка 3 пам ти соединены соответственно с первым и вторым входами блока 8 делени , третий и четвертый входы которого св заны соответственно с вторым

и третьим выходами блока 2 управлени , jg ключен к второму входу второго речетвертый выход которого подключен к второму входу блока 1 формировани  входного сигнала и второму входу счетчика 6, выход которого соединен с п тым входом блока 8 делени , первый выход которого подсоединен к первому входу блока 9 вычитани , второй вход которого св зан с третьим выходом блока.3 пам ти, первый, второй и третий выходы блока 9 вычитани  св заны соответствующими входами регистра 10 результата, а третий вход блока 9 вычитани  соединен с вторым выходом блока 8 делени  и третьим входом блока 2 управлени .

Блока 8 делени  (фиг.2) содержит сдвигающий регистр 11, сумматор 12, компаратор 13, преобразователь 14 пр мого кода в дополнительный, первый регистр 15, элемент И 16, первый элемент 17 задержки, коммутатор 18, счетчик 19j второй элемент 20 задержки , второй регистр 21, третий элемент 22 задержки, причем первьш вход сдви40

45

50

55

гистра 21, выход которого  вл етс  первым выходом блока 8 делени , вто рой выход счетчика 19 соединен .с вх дом третьего элемента 22 задержки, выход которого  вл етс  вторым выхо дом блока 8 делени , второй вход пе вого регистра 15  вл етс  п тым вхо дом блока 8 делени .

Устройство работает следзтощим об разом.

Входные сигналы от частотных дат чиков имеют вид

f f.,- f,- где f- - const - начальное значение

сигнала датчика; й - var - девиаци  частоты.

В начальный момент времени блок управлени  по команде Старт выдает сигнал на второй вход блока 1 формировани  входного сигнала, разрешающий подключение первого канала Каждый последующий импульс, поступающий на второй вход блока I форми

2

гшощего регистра 11  вл етс  первь м входом блока 8 делени , выход сдвигающего регистра II соединен с первым входом сумматора 12 и первым входом компаратора 13, выход сумматора 12 подключен к второму входу сдвигающего регистра П, второй вход сумматора 12 св зан с выходом преобразовател  I4 пр мого кода в дополнительный , вход которого соедршен с выходом первого регистра 15 и вторым входом компаратора 13, выход которого подключен к первому входу элемента 16 И, выход которого соединен с входом первого элемента 17 задержки и первым входом коммутатора 18, второй вход которого св зан с выходом счетчика 19, вход предустановки которого  вл етс  торым входом блока 8 делени , второй вход счетчика 19  вл етс  третьим входом блока 8 делени  и св зан с первым входом первого регистра 15, с первым входом второго регистра 21 и третьим входом сдвигающего регистра 1I, третий вход которого соединен с выходом первого элемента 17 задержки, четвертый вход- сдвигающего регистра 11 подключен к третьему входу счетчика 19 и к выходу второго элемента 20 задержки, вход которого  вл етс  четвертым входом блока 8 делени  и ссадинен с вторым входом элемента 16 И, выход коммутатора 18 подключен к второму входу второго ре

гистра 21, выход которого  вл етс  первым выходом блока 8 делени , второй выход счетчика 19 соединен .с входом третьего элемента 22 задержки, выход которого  вл етс  вторым выходом блока 8 делени , второй вход первого регистра 15  вл етс  п тым входом блока 8 делени .

Устройство работает следзтощим образом .

Входные сигналы от частотных датчиков имеют вид

f f.,- f,- где f- - const - начальное значение

сигнала датчика; й - var - девиаци  частоты.

В начальный момент времени блок 2 управлени  по команде Старт выдает сигнал на второй вход блока 1 формировани  входного сигнала, разрешающий подключение первого канала. Каждый последующий импульс, поступающий на второй вход блока I формировани  входного сигнала, подключает очередной входной сигнал f. , ив соответствии с ним поступает импульс на вход блока 3 пам ти, который подключает очередные значени , хран щиес  в блоке 3 пам ти, соответствующие сигналу f..

На фиг.З представлена временна  диаграмма работы устройства. ю

Рассмотрим работу устройства при поочередном включении датчика.

В момент подключени  (i-l)-ro канала блок I формировани  входного сигнала вырабатьшает сигнал на управ- is ии тактового импульса элемент И 16

полнени  этих операций, с третьего выхода блока 2 управлени  на четвертый вход блока 8 делени  начинают по ступать импульсы тактовой частоты F (фиг.З,ж). Сдвигающий регистр 11 име ет разр дность m+n+1, в разр ды 1 - (m+n) записан код Ni,-,, в старший (т+п+1)-й разр д - О.

Компаратор 13 сравнивает число, записанное в (п+1) старших разр дах сдвигающего регистра 11, и число,

записанное в регистре

П-И

15 NT-.

1

Если N, э то при поступле

ление блоком 3 пам ти.

Блок 3 пам ти устанавливает при поступлении на его вход (i-l)-ro импульса от блока 1 формировани  входного сигнала на первом выходе код, пропорциональньш частоте F опорного генератора 7: N. К (К . - коэффициент пропорциональности), на втором выходе - код предустановки счетчика 19 блока 8 делени , опреде- л ющий точность делени  (т +1), на третьем выходе - код, пропорциональный начальной частоте (i-l)-ro датчика , используемый в блоке вычитани : NO. К-.,- fo..

При поступлении входного, сигнала f блок 1 формировани  входного сигнала формирует импульс, которьш поступает на первый вход блока 2 уп-г равлени  (фиг.З.б). Импульс с перво- го выхода блока 2 управлени  (фиг.З, переводит триггер 4 из нулевого в. . единичное состо ние. Триггер 4 открывает вентиль 5 и пропускает на счетчик 6 импульсы опорной частоты FQ с генератора 7 опорной частоты. По окочании периода Т; с выхода блока 1 формировани  входного сигнала на первый вход блока 2 управлени  пос- тупает второй импульс, который, проход  на вход триггера 4, переводи его в нулевое состо ние, закрьта  вентиль 5. К этому времени в счетчике 6 будет записан код Nj, F . Т,

. V J -I

пропорциональный периоду частоты входного сигнала. После этого с второго вькода блока 2 управлени  (фиг.3,е),проходит импульс на третий вход блока 8 делени , при поступлении которого производитс  запись ко- да N. в сдвигающий регистр 11, кода NT- в регистр 15, предустановка счетчика 19 и обнуление регистра 21. Через врем , достаточное дл  выполнени  этих операций, с третьего выхода блока 2 управлени  на четвертый вход блока 8 делени  начинают поступать импульсы тактовой частоты F (фиг.З,ж). Сдвигающий регистр 11 имеет разр дность m+n+1, в разр ды 1 - (m+n) записан код Ni,-,, в старший (т+п+1)-й разр д - О.

Компаратор 13 сравнивает число, записанное в (п+1) старших разр дах сдвигающего регистра 11, и число,

ии тактового импульса элемент И 16

записанное в регистре

П-И

15 NT-.

1

Если N, э то при поступлезакрыт и в (iTi +1)-м разр де регистра 21 сохран етс  О, через врем  задержки 1 второго элемента 20 задерки импульс поступает на счетчик 19, уменьша  его содержимое на единицу и тем самым переключа  вьпсод коммутатора на разр д т. регистра 21, одновременно импульс, поступа  на п тый вход сдвигающего регистра 11, осуществл ет сдвиг его содержимого ., на единицу в сторону старщих разр дов . Компаратор 13 снова сравнивает значение нового кода с кодом N .

В случае если N J N-,-. . то

1-1 1-1 при поступлении тактового импульса

элемент И 16 открыт, через коммутатор 18 на вход (т. +1)-го разр да регистра 21 поступает импульс и в регистре 21 записьшаетс  1. Из кода (п+1) старших разр дов регистра 11 вычитаетс  код М с пoмoIr ью преобразовател  14 пр мого кода в дополнительный и сумматора 12. Разность записываетс  в (п+1)-и старший разр д сдвигающего регистра 11 при поступлении импульса с выхода элемента 17 задержки через врем  С, через врем  f i - с) поступает импульс сдвига содержимого регистра 11 в сторону старших разр дов. Далее процесс повтор етс  до тех пор, пока не обнулитс  счетчик 19. №1пульс с выхода счетчика 19 через элемент 22 задержки через врем  i)j поступает на второй вход блока 8 делени  и далее на третий вход блока 2 управлени  (фиг.3,д), подача импульсов тактовой частоты Fp на блок 8 делени  прекращаетс . В регистре 21 к этому времени хранитс  код частного от делени  дв5 кодов

- NT....

который передаетс  в блок вычитани  Блок 9 вычитани  обеспечивает вычитание из кода Nf кода Ng. и получение кода девиации частоты, который поступает на хранение в регистр результата . Блок 9 вь читани  выдает также посредством сравнени  кодов знак девиации частоты, который хранитс  также в регистре результата.

Через врем , достаточное дл  произведени  вычитани  и записи в регистр 10 результата, с пр мого выхода блока 2 управлени  поступает следующий импульс на вход блока 1 формировани  входного сигнала (фиг.3,а). Далее аналогично производитс  определение девиации частоты сигнала f; и т.д.

Таким образом, в регистр 10 результата поочередно записываютс  значени  кодов девиации частоты от f, до fj со своими знаками.

Код девиации частоты

N.i,N;

где N

(1)

м . N

; NT-. °

.-F,; N,..K..f,. Погрешность измерени  составл ет

+

JNi

uf N ., oi- ,

Врем  измерени  составл ет

/ N..

,- N,

(2)

где Т

-vlJW

Т; + Т

Ml 1

(3) - врем  вычислени  отношени 

в разности Т,, (1П; + 1) -FO+A -F,-(т ;+5). F , (4)

где га. ent (los.oN. ) + 1 .

i 1rt

Выбира  значени  , где 1 О,,2..., в соответствии с формулой (1) получают значени  девиации частоты в единицах, дес тых, сотых и т.д. дол х герца.

Повьпиа  величину К., уменьшают значени  второй и третьей составл ющих погрешности измерени , основной вклад вносит перва  составл юш;а  погрешности .

Claims (2)

1. Измеритель девиации частотных сигналов, содержащий последовательно соединенные блок управлени , триггер вентиль и счетчик, второй вход вентил  подключен к выходу генератора опоной частоты, вход блока управлени  соединен с первым выходом блока формировани  входных сигналов, второй выход которого подключен к входу блока пам ти, отличающийс 

5

0

тем, что, с целью повышени  точности измерени , введены последовательно соединенные блок делени , блок вычитани  и регистр результата, причем первый и второй входы блока делени  подключены к первому и второму вйко- дам блока пам ти соответственно, третий в1згход которого св зан с вторым входом блока вычитани , второй и третий в ыходы которого подключены к соответствующим входам регистра результата , выход генератора опорной частоты соединен fc вторым входом блока управлени , второй и третий выхо-. ды которого подключены соответственно к третьему и четвертому входам блока делени , второй выход которого св зан с третьими входами блока вычитани  и блока зшравленн , четвертьй выход которого соединен с входом блока формировани  входных сигналов и с вторым входом счетчика, выход кото25

рого подключен делени .

к п тому входу блока

2. Измеритель по п.1, о т л и 5

чающийс  лени  выполнен в

тем, что, блок де- виде последователь0 ного соединени  сдвигающего регистра и сумматора, первый вход сдвигающего регистра  вл етс  первым входом блока делени , выход сдвигающего регистра св зан с первым входом компаратора , а его второй вход соединен с выходом сумматора, второй вхбд которого подключен к выходу преобразовател  пр мого кода в дополнительный, вход которого соединен с -выходом перQ вого регистра и вторым входом компаратора , выход которого св зан с первым входом элемента И, выход которого соединен с входом первого элемента задержки и первым.входом коммута5 тора, второй вход которого подключен к выходу счетчика, первьй вход которого  вл етс  вторым входом блока делени , а второй вход - третьим- вхо- fi дом блока делени  и св зан с первыми.

0 входами первого и второго регистров и третьим входом сдвигающего регистра , четвертый вход которого св зан с выходом первого элемента задержки, а п тьш вход - с третьим входом счетчи5 ка и с выходом второго элемента задержки , вход которого  вл етс  четвертым входом блока делени  и подключен к второму входу элемента И, выход коммутатора св зан с вторым вхо-

13523898

дом второго регистра, выход которого выход которого,  вл етс  вторым вько вл етс  первым выходом блока делени , второй выход счетчика соединен с входом третьегр элемента задержки,

дом блока делени , второй вход первого регистра  вл етс  п тым входом блока делени .

выход которого,  вл етс  вторым вькодом блока делени , второй вход первого регистра  вл етс  п тым входом блока делени .

фие.г

фиЗ:3