SU1335979A1

SU1335979A1 - Арифметическое устройство

Info

Publication number: SU1335979A1
Application number: SU864073903A
Authority: SU
Inventors: Михаил Дмитриевич Генкин; Виктор Сергеевич Голубев; Алексей Николаевич Терентьев; Геннадий Федорович Пешков; Олег Борисович Скворцов; Андрей Павлович Кириллов
Original assignee: Институт Машиноведения Им.А.А.Благонравова
Priority date: 1986-04-04
Filing date: 1986-04-04
Publication date: 1987-09-07

Abstract

Изобретение относитс к области автоматики и вычислительной техники. Цель изобретени - упрощение устройства . Арифметическое устройство содержит блок управлени ,блок синхронизации, блок сопр жени ,сумматор,блок пам ти, , элемент ЗАПРЕТ. Изобретение предназначено дл проведени синхронного с частотой опорного сигнала накоплени информации и обеспечивает блокирование процесса накоплени при поступлении сигнала блокировки. Накопленна информаци при этом сохран етс , но процесс синхронного накоплени возобновл етс не сразу после сн ти сигнала блокировки, а при попадании процесса в соответствующую фазу опорного сигнала , на которой поступил сигнал блокировки . 1 ил. с (Л оо со ел со -sj со

Description

Изобретение относитс к вычислительной технике и может быть использовано в системсЭх технической диагностики .

Цель изобретени - упрогцение устройства .

На чертеже представлена фу} кцио-. нальна схема арифметического устройства .

Арифметическое устройство содержит блок 1 сопр жени , сумматор 2, блок 3 пам ти, блок 4 синхронизации и блок 5 управлени , информационньш вход 6, вход 7 опорного сигнала, вход 8 блокировки , выход 9 результата и выход 10 готовности устройства. Блок 4 синхронизации содержит формирователь 11 импульсов, счетчик 12 адреса, элементы ЗАПРЕТ 13 и 14, счетчик 15 циклов Блок 5 управлени содержит элементы ЗАПРЕТ 16 и 17, регистр 18 адреса, компаратор 19 и триггер 20, вход 21 сброса (подаетс на врем считывани информации из блока 3 пам ти), элемент ЗАПРЕТ. ,

Устройство работает следующим образом .

Исследуемый сигнал поступает на вход 6 блока 1 сопр жени , который представл ет собой аналого-цифровой преобразователь, если идет обработка аналогового сигнала, или запоминающий регистр, если обрабатываема информаци поступает в цифровом виде. На вход 7 подаетс опорный сигнал. На практике опорный сигнал, например, может представл ть сигнал с частотой, кратной частоте сигнала от датчика круговой частоты вращени исследуемого объекта, и формироватьс умножителем частоты. При этом исследуемый сигнал представл ет собой смесь частотных составл ющих, кратных круговой а также помех и шумовых составл ющих,

В Соответствии с управл ющими сигналами счетчика 12 адреса обеспечиваетс запись последовательных отсчетов исследуемого сигнала в М чеек блока 3 пам ти, 1-й отсчет поступает в первую чейку, 2-й отсчет - во вторую чейку, М-й отсчет - в М-ю чейку

Предполагаетс , что первоначально блок пам ти обнулен.

М 1-й отсчет, суммиру сь в блоке 2 с содержимым 1-й чейки, вновь записываетс в первую чейку, М + 2-й отсчет, суммиру сь в блоке 2 с содер0

5

жимым /-И чейки, записываетс во иторую чейку и т.д.

Таким образом, обрабатываетс К кусков реализации исследуемого сигнала , каждый из которых состоит из М последовательных отсчетов, причем К кратно степени двойки. По переднему фронту сигнала с формировател 11 происходит выбор чейки пам ти и суммирование в блоке 2, а по заднему фронту - запись результата суммировани в чейку.

Счетчик 12 адреса обеспечивает счет до М, после чего он обнул етс и обеспечивает запись в счетчик 15 циклов, который обеспечивает счет количества кусков реализаций. После за- счетчик 15 циклов вьщает на сигнал о готовности устрой5

0

5

0

5

0

5

полнени выход 10 ства.

Блок

5 управле}1и обеспечивает блокирование синхронного накоплени с момента поступлени сигнала блокировки на вход 8 до момента сн ти сигнала 8, но не раньше момента записи в следующую чейку, счита с чейки, в которую последней произошла запись к моменту поступлени сигнала 8.

При отсутствии сигнала блокировки на входе 8 триггер 20 находитс в нулевом состо нии. Элементы ЗАПРЕТ 13 и 14 разрешают прохождение сигналов записи и в регистр 15. Сигналы от компаратора 19 блокируютс в элементе 17 .

При поступлении сигнала блокировки , который на практике может означать сигнал перегрузки предусилите- лей. или усилителей, через схему 16 происходит запись адреса последней чейки блока 3 пам ти, в которую была записана достоверна информаци .

Триггер 20 устанавливаетс в единицу . Элементы 13 и 14 запрещают запись в блок 3 пам ти и счетчик 15 циклов. Элемент 16 помогает избежать записи нового адреса в регистр 18, если сигнал блокировки будет сброшен, а затем установлен вновь до того, как в регистре 12 по витс адрес чейки, следующей после поступлени первоначального сигнала блокировки.

После сброса сигнала блокировки компаратор 19 установит триггер 20 в исходное состо ние, когда адрес в счетчике 12 совпадает .с адресом, запомненным в регистре 18. Устройство

будет продолжать накопление К кусков достоверт.пс реализаций.

Дл считывани информации Из устройства достаточно подать тактовые сигналы на вход 7, на вход 6 - нулевой сигнал, на вход 21 - сигнал обнулени , по входу 8 - сбросить триггер 20.

Claims

Формула изобретени

Арифметическое устройство, содержащее сумматор, блок пам ти и блок

управлени , содержащий регистр адреса 5 второго элемента ЗАПРЕТ блока синхрои компаратор, первый информационный вход которого соединен с выходом регистра адреса, отличающеес тем, что, с целью упрощеки устройства, оно содержит блок со-20 RS-триггера соединен с инверсными

пр жени , элемент ЗАПРЕТ, блок синхронизации , содержащий формирователь импульсов, счетчик адреса, счетчик циклов, первый и второй элементы

входами первого и второго элементо ЗАПРЕТ блока синхронизации и пр мы входом первого элемента ЗАПРЕТ бло управлени , выход которого соедине

ЗАПРЕТ, блок управлени содержит пер- с тактовым входом регистра адреса.

вый и второй элементы ЗАПРЕТ и КЗ-триггер , причем информационный вход устройства соединен с информационным входом блока сопр жени , синхровход которого соединен с выходом формировател импульсов, счетным входом счетчика адреса и пр мым входом первого элемента ЗАПРЕТ блока синхронизации , выход которого соединен с

входом управлени считыванием/записью35 ПРЕТ и входом блокировки устройства, блока пам ти, информационный вход вход формировател импульсов соединен которого соединен с выходом суммато- с входом опорного сигнала устройства.

pa, первый и второй информационные входы которого соединены соответственно с выходом блока сопр жени и выходом элемента ЗАПРЕТ устройства, инверсный вход которого соединен с входом сброса устройства, пр мой вход элемента ЗАПРЕТ устройства соединен с выходом результата устройства и выходом блока пам ти, адресный вход которого соединен с информационным входом регистра адреса, вторым входом компаратора и выходом результата счетчика адреса, выход переполнени которого соединен с пр мым вход ом втонизации , выход которого соединен со счетным входом счетчика циклов, выход которого соединен с выходом готовности устройства, инверсный выход

входами первого и второго элементов ЗАПРЕТ блока синхронизации и пр мым входом первого элемента ЗАПРЕТ блока управлени , выход которого соединен

с тактовым входом регистра адреса.

первый и второй пр мые входы второго элемента ЗАПРЕТ блока управлени соединены соответственно с выходом компаратора и пр мым выходом RS-тригге- ра, S-вход которого соединен с выходом второго элемента ЗАПРЕТ блока управлени , инверсный вход которого соединен с R-входом RS-триггера, инверсным входом первого элемента ЗАРедактор Н. Егорова

Составитель М. Есенина

Техред М.ХоданичКорректор И, Муска

Заказ 4048/43Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-ЗЗ, Раушска наб., д. 4/5

- - - --- -.- -- .-...- .

Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4