SU1330762A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники. Его использование в преобразующих устройствах специализированных вычислительных машинах позвол ет повысить быстродействие и расширить функциональные возможности за счет получени  единичного позиционного кода тетрады . Преобразователь содержит регистры 1,2, сумматор 3, блок 4 управлени  вычитанием и коммутатор 8. Благодар  введению блока 5 дешифрации и шифраторов 6,7 обеспечиваетс  потет- радное получение двоично-дес тичного кода любого числа в пределах 2-1 за три такта, а также формирование дл  каждой получаемой тетрады кода 1 из 10. 2 ил. Шшгж WrT ТТт

Description

113

Изобретение относитс  к автоматике и вычислительной технике и может быть исполЬзопано в преобразующих устройствах специализированных вычислительных машин, оперирую Щ1х в двоич- fioft системе исчислени  и выдающих результат обработки информации в дес тичной системе.

Цель изобретени  - повьпиение быст

родеыстви  и расширение функциональных возможностей за счет получени  единичного позиционного кода тетрады

На чертеже изображена блок-схема преобразовател .

Преобразователь двоичного кода в двоично-дес тичный содержит первый и второй регистры 1 и 2, сумматор 3 блок 4 управлени  вычитанием, блок 5 деш1 фра1ши, первый и второй шифраторы 6, 7 и коммутатор 8. На фиг. 1 обозначены информационные и тактовый входы 9 и 10, первые и вторые выходы I и 12, а также выходы 13 - 15 блока | управлени  вычитанием.

Блок 4 управлени  вычитанием идентичен аналогичному блоку прототипа и служит дл  анализа всех разр дных входов информационного кода преобразовател , поступающих от регистра 1 YcjiOBHe формировани  сигналов признаков тыс ч, сотен и дес тков на вы- ходлх 13-15 блока А управлени  вычитанием следующее:

выход 13 cf, 2 V

с -1

.

18

2

2 (2V

v2 - 2Ч2%2Ъ;

1«.1ход 14 Ср,-1р, Г2 + +

-

иыхол 15 Ср f,. (.I j Г 2 + +2 +2 ().

Блок 5 дешифрации служит д,п  формировани  единичного позиционного кода, разр ды которого формируютс  в соответствии со следующими услови ми :

вьгход дев того (старщего) разр да , + 2 ;2 -(2 +2 ) + 2 2

8,

2Ч2 +2 +2 +2Ч2 - (1 + 2) ;

выход восьмого разр да f , 2 X 2 (2 + 1) + 2 2 (2 + 2 + 2) 2.2(2 + 2) ;

выход седьмого разр да f,f,- х(2 +2 2)+2 2 + 2 (2 + 2.2 , 2)+2 . ((2-+2 « 2)) + 2 °.(+2 (1 + 28)У1 ;

выход шестого разр да 4, f г ,f,. Г 2 -2 -2 +2 2 () + 2М( 1 241+2 -(1+2 )) +2 - 2 ;2 «

«2(2 +2 2)-t-2 1+2 ( + (H2(l+2 )))j ;

выход п того разр да ,, t,

fj f

, 2 2((l+2

f j f f , Г2

(2 -t-2/+2 ) 2

(l+2 )+2 .

2. 2 (2 +2 -t-2 + 2)+2 (H-2 (K2 (1 + 2(1-ь2)))) ;

выход четвертого разр да f f/

(2 +2 )+2 2 (1+2Ч1+2)) 2 °- 2 2

+

2 ()+2 .1+2 (l-t-2. (1+2 )) , выход третьего разр да f7 f, f

X f:

f.-f.

5

0

I, 2 . 2 + +2П2 -( 2) +2 2 2« 2 X (2 +2 - 2)+2 . (1+2 (1+2(1-1- 2)));

выход второго разр да ,- f « ,-f,.(24242.2) + )+2 ( (1+2 ) +

f,-f.

+ 2 2 (

+2 °- 2- 2-(2 +2 ) + 2.1 + 2%

.(( (1+2«.(1+2 )))1, ;

выход первого (младшего) разр да .. f,.fv fv . fr f8« +2 (2 +2 + 25 . () + + 2 (I+2 +2 - 28- 2.(2 + 2) + + (H24l + 2(l+2 ))-) .

Первый шифратор 6 работает в соответствии с таблицей истинности. 0 При этом на его управл ющие входы с первого по третий поступают сигналы соответственно tp - ср с блока 4, а на информационные входы с первого цо дев тый - сигналы соответственно fg-f, с блока 5. При этом при по влении на информационных входах шифратора 6 единицы, например в первом разр де f9, а на управл ющих входах также в первом разр де () , на выходе шифратора 6 формируетс  двоичный код числа тетрады с наличием единицы в разр дах 2 и 2 , что соответствует числу 10. Р сли поступ т

5

0

сигналы f.. иср.

то выходной код

числа тетрады будет принимать значе

ние единица в разр дах 2,2 и 2 , что соответствует числу 100. Если поступ т сигналы f, и , , то сформируетс  число 1000, т.е. наличие единиц в разр дах 2 и 2 - 2.

Второй шифратор 7 служит дл  преобразовани  единичного позиционного кода с блока 5 в двоично-дес тичный код тетрады.

Преобразователь двоичного кода в двоично-дес тичный работает следующим образом.

В исходном состо нии в регистр 1 записано с входов 9 преобразуемое

двоичное число, регистр 2 установлен в исходное нулевое состо ние. Число, записанное в регистр 1, анализируетс  в блоке 4 управлени  вычитанием . Если анализируемое число содержит тыс чи, то по вл етс  сигнал признака тыс ч на выходе 13 блока 4, если число не содержит тыс ч , а содержит сотни, то по вл етс  сигнал признака сотен

на выходе 14 этого блока 4, а-если оно содержит только дес тки, то по вл етс  сигнал признака дес тки на выходе 15 блока 4. Одновременно осу- ществл етс  анализ разр дов двоичного числа в блоке 5 дешифрации, в котором формируетс  единичный позиционный код тетрады. Этот код поступает на входы 12 преобразовател  и на входы шифраторов 6 и 7. В шифраторе 6 с учетом признаков тетрады, поступающих на его управл ющие входы с блока 4, формируетс  двоичный код тетрады. Этот код поступает на вхо- ды сумматора 3, где вычитаетс  из числа, поступающего на его другие входы от регистра 1.

При поступлении импульса тактовой частоты с входа 10 на тактовый вход регистра 1 результат вычитани  из сумматора 3 заноситс  в регистр дл  дальнейшего преобразовани . Операци  вычитани  повтор етс  с приходом каждого импульса тактовой частоты и осуществл етс  до тех пор, пока число в регистре 1 не станет меньше дес ти.

Дес тичный код тетрады с выхода блока 5 преобразуетс  в двоичный код тетрады в шифраторе 7. Этот код тетрады через коммутатор 8, управл емый сигналами признака тетрады, которые поступают от блока 4 управлени  вычитанием, и синхронизируемый импульсами тактовой частоты, которые поступают с входа 10 преобразовател , поступает на соответствующие входы регистра 2 дл  временного хранени . По каждому импульсу тактовой частоты в регистр 2 заноситс  одна тетрада двоично-дес тичного числа. Двоичный код тетрады единиц формируетс  в регистре 1. Так, например.

число 7895 преобразуетс  за 3 такта, 55 первого и входами второго шифрапричем в первом такте формируетс  двоичный код числа 7 (0111) и сигнал признака тыс чи, который коммутирует этот код на входы регистра 2

торов и  вл ютс  вторыми выходами преобразовател , управл ющие входы первого шифратора подключены к соответствующим выходам блока управлени 

в тетраду тыс ч. Во втором такте формируетс  двоичный код числа 8

(1000)и признак сотен, который коммутирует этот код в тетраду сотен регистра 2. По третьему такту формируетс  двоичный код числа 9

(1001)и сигнал признака дес тки. Этот код поступает в регистр 2 в тетраду дес тков. Двоичный код единиц , равный 5 (0101), формируетс  в регистре 1 по третьему такту.

Таким образом, быстродействие данного преобразовател  вьппе, чем в прототипе, так как преобразователь тринадцатиразр дных двоичных чисел осуществл етс  всегда за 3 такта. Кроме того, обеспечиваетс  формирование единичного позиционного кода каждой тетрады н дес тичном формате, т.е. кода 1 из 10, что расшир ет функциональные возможности преобразовател .

Claims (1)

1. Формула изобретени 

   Преобразователь двоичного кода в двоично-дес тичный, содержащий первый регистр, выходы которого подключены к соответствующим входам блока управлени  вычитанием и к первым входам сумматора, выходы которого соединены с информационными входами

   первого регистра, выходы блока управлени  вычитанием подключены к управл ющим входам коммутатора, выходы которого соединены с входами второго регистра, выходы которого  вл ютс 

   первыми входами преобразовател , установочные и тактовый входы первого регистра  вл ютс  соответственно информационными и тактовым входами преобразовател , отличаюЩ и и с   тем, что, с целью повышени  быстродействи  и расширени  функциональных возможностей за счет получени  единичного позиционного кода тетрады, в преобразователь введены

   шифратор и блок дешифрации, входы которого подключены к соответствующим выходам первого регистра, выходы блока дешифрации соединены с соответствующими информационными входаторов и  вл ютс  вторыми выходами преобразовател , управл ющие входы первого шифратора подключены к соответствующим выходам блока управлени 

   вычитанием, выходы первого и второго шифраторов соединены соотБетственно с вторыми входами сумматора и с информационными входами коммутатора, тактовый вход которого подключен к тактовому входу преобразовател .