SU1314344A1 - Device for checking digital blocks - Google Patents

Device for checking digital blocks Download PDF

Info

Publication number
SU1314344A1
SU1314344A1 SU864035069A SU4035069A SU1314344A1 SU 1314344 A1 SU1314344 A1 SU 1314344A1 SU 864035069 A SU864035069 A SU 864035069A SU 4035069 A SU4035069 A SU 4035069A SU 1314344 A1 SU1314344 A1 SU 1314344A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
group
output
block
outputs
Prior art date
Application number
SU864035069A
Other languages
Russian (ru)
Inventor
Владимир Васильевич Белов
Михаил Васильевич Тришков
Евгений Олегович Федулов
Александр Иванович Шмельков
Original Assignee
Предприятие П/Я А-3821
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3821 filed Critical Предприятие П/Я А-3821
Priority to SU864035069A priority Critical patent/SU1314344A1/en
Application granted granted Critical
Publication of SU1314344A1 publication Critical patent/SU1314344A1/en

Links

Abstract

Изобретение отиоситс  к области автоматики и вычислительной техники и м. б. использовано дл  контрол  цифровых узлов и блоков. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  контрол  цифровых блоков с им- пульсно-потенциальными входными воздействи ми . Устройство содержит генератор тестов , два коммутатора, блок сравнени , два блока пам ти, буферный регистр, блок -управлени , группу регистров сдвига, блок заданий условий перехода к следующему микротесту. В зависимости от типа контролируемого цифрового блока генератор тестов вводит в два блока пам ти коды об импульсных и потенциальных воздействи х. В регистрах сдвига происходит непосредственное временное формирование импульсных воздействий . Отклик сравниваетс  с эталоном, хран щие в блоке, где записываютс  потенциальные воздействи . 1 з. п. ф-лы, 4 ил. S СО ОО 4 4The invention of the system of automation and computing, and b. used to control digital nodes and blocks. The purpose of the invention is to expand the functionality by providing control of digital blocks with pulse-potential input effects. The device contains a test generator, two switches, a comparison block, two memory blocks, a buffer register, a control block, a group of shift registers, a block of tasks for transition conditions to the next microtest. Depending on the type of monitored digital block, the test generator enters into two memory blocks codes of impulse and potential effects. In the shift registers there is an immediate temporary formation of impulse effects. The response is compared with a reference, stored in a block where potential effects are recorded. 1 h. the item of f-ly, 4 ill. S WITH OO 4 4

Description

13143441314344

1212

Изобретение относитс  к электроннойит из следующих команд: «Начало провычислительной технике и может быть ис-верки, «Загрузка, «Тестирование, «Оппользовано в аппаратуре автоматизирован-рос состо ни . Таким образом, от наконого контрол  и диагностировани  цифро-пител  1 и блока 4 управлени  перевых узлов.г даетс  информаци  двух видов: управл юЦель изобретени  - расширение функ-щие данные (команды) и собственно данциональных возможностей за счет обеспе-ные (элементарные тесты). Управл ющиеThe invention relates to the electronic of the following commands: "Start the computational technique and can be checked," Download, "Test," Used in the equipment of the automated-growing state. Thus, from the monitoring and diagnostics of the digital power 1 and the control unit 4 of the first nodes, two types of information are provided: control purpose of the invention - extending the functional data (commands) and the actual dannational capabilities due to the provided (elementary tests) . Managers

чени  возможности контрол  цифровыхданные (команды), поступающие из накоблоков с импульсно-потенциальными вход-пител  1, инициируют определенные дейстными воздействи ми.ви  устройства, а управл ющие данныеThe ability to control digital data (commands) coming from coarse blocks with impulse-potential input-feeder 1, initiate certain valid actions. devices, and control data

На фиг. 1 показана схема предлагае- (слово состо ни ).устройства содержат инмого устройства; на фиг. 2 - блок уп-формацию о его готовности к определенравлени ; на фиг. 3 - блок задани ным действи м.FIG. 1 shows the scheme proposed- (word of the state). The devices contain an inm device; in fig. 2 - block up-information about its readiness for determination; in fig. 3 - block task actions.

условий перехода к следующему микро-Необходима  дл  контрол  некоторогоconditions for the transition to the next micro-Necessary to control some

тесту; на фиг. 4 - схема включени блока программа вызываетс  по коду ногруппы регистров сдвига. мера программы из накопител  1 и ввоУстройство (фиг. 1) содержит генератордитс  через блок 2 ввода в соответтестов , построенный на накопителе 1 ин-ствующие блоки устройства. Процессомtest; in fig. 4 is a circuit for switching on a block, the program is called according to the code of a single group of shift registers. The measure of the program from drive 1 and the input device (Fig. 1) contains a generator through the input block 2 in the corresponding tests, built on drive 1 to the relevant device blocks. By process

формации и блоке 2 ввода, буферный ре-ввода программы управл ет блок 4 управгистр 3, блок 4 управлени , блок 5 ин-лени  непосредственно.the formation and the input block 2, the buffer re-entry of the program is controlled by the block 4, manager 3, the block 4, the control unit 5, in-line.

дикации, коммутатор 6, блоки 7 и 8 па-По команде «Начало проверки блок 4 М ти; коммутатор 9, блок 10 сравнени ,20 управлени  устанавливаетс  в исходное сос- группу регистров 11 сдвига, контролируемыйто ние, требуемое дл  контрол . В ре- цифровой блок 12.гистр 3 занос тс  коды установки комму- Блок управлени  (фиг. 2) содержит де-таторов. По команде «Загрузка элементар- шифратор 13, элементы И 14-19, эле-ные тесты записываютс  в блоки 7 и 8 менты ИЛИ 20-22, триггеры 23-25, пам ти. По команде «Тестирование блок 4 счетчик 26 адреса, счетчик 27 длительное-управлени  выбирает из пам ти первый ти тестового набора,формирователи 28 и 29элементарный тест. Из блока 7 пам ти вы- адиночного импульса, генератор 30 импулЕ са,бираетс  часть воздействи , содержаща  блок 31 задани  условий перехода кпотенциальные сигналы, котора  через следующему микротесту, входы 32-35 блокакоммутаторы 6 и 9 подаетс  на входы бло- управлени , выходы 36-43 блока управ-- Q ка 12 эталон, который поступает в блок 10 лени .сравнени , служебна  информаци , котора  Блок задани  условий перехода к еле-используетс  блоком 4 управлени  дл  реа- дующему микротесту (фиг. 3) содержитлизации конкретного алгоритма элементар- блок 44 хранени  кодов условий переходаной проверки. Из блока 8 пам ти выби- к следующему микротесту, регистр 45,раютс  коды импульсных сигналов воз- регистр 46 сдвига, мультиплексоры 47-49, действи . Они подаютс  в сдвиговые адресные входы 50 блока, вход 51 сдвига,регистры, которые по сигналу блока 4 уп- вход 52 синхронизации, выходы 53-55равлени  формируют импульсные сигналы блока.воздействи , поступающие на блок 12 че- Группа регистров сдвига (фиг. 4) содер-рез коммутаторы 6 и 9. Разделение жит регистры 56 сдвига, информационныеэлементарного теста обеспечиваетс  тем, что входы 57, вход 58 синхронизации, вход 5940 блок 7 пам ти разделен на зоны этало- сдвига, последовательные 60 и параллель-нов, воздействий и служебной информации, ные выходы 61 регистров сдвига группы.Реакци  блок 12 проходит через коммута- Устройство работает следующим обра.зом.тор 9 в блок 10 сравнени  и по сигналу Программы контрол  всех логическихблока 4 управлени  фиксируетс  в нем и блоков, которые могут быть проконтроли-дс сравниваетс  с эталоном. В случае несов- рованы с использованием предлагаемого уст-падени  блок 10 сравнени  вырабатывает ройства, хран тс  в накопителе 1 и име-сигнал ощибки, передает его в блок 4 уп- ют следующую структуру: код объекта кон-равлени , который измен ет слово состо ни , трол  (номера программы), коды установкиразрешает передачу реакции в блок 5 ин- коммутаторов, элементарные тесты. Элемен-дикации и приостанавливает работу уст- тарные тесты реализуют элементарные про-jO РОЙства.diction, switch 6, blocks 7 and 8 pa —At the command “Beginning a check, a 4 M unit; the switch 9, the comparison unit 10, the control 20 is set to the initial coset of the shift registers 11, the monitoring required for the control. In the digital unit 12.gistr 3, the installation codes of the commu- nication unit are entered (Fig. 2) contains detators. By the command "Load elementary encoder 13, elements AND 14-19, electronic tests are recorded in blocks 7 and 8, cops OR 20-22, triggers 23-25, memories. By the command "Testing unit 4, the address counter 26, the long-control counter 27 selects from the memory of the first test set, the formers 28 and 29 the elementary test. From the external pulse memory unit 7, the impulse generator 30 is taken part of the action, containing the unit 31 setting transition conditions to potential signals, which through the next microtest, inputs 32-35 of the switch 6 and 9 are fed to the control inputs, outputs 36 -43 control unit - Q ka 12 is a standard that goes to block 10 of a laziness comparison, the service information, which the Block specifies the transition conditions to is barely used by control unit 4 for the next micro test (Fig. 3), contains the de fi nitions of a specific algorithm element storage unit 44 to perehodanoy rows check conditions. From the memory block 8, select the next micro test, register 45, the codes of the pulse signals, shift register 46, multiplexers 47-49, act. They are supplied to the shift address inputs 50 of the block, the input 51 of the shift, the registers which, by the signal of the block 4, the synchronization input 52, the outputs 53-55 of the edge, form the pulse signals of the block. The input to the block 12 are the Group of shift registers (Fig. 4 ) contains switches 6 and 9. Separation of the shift registers 56, informational elementary tests is ensured by the fact that inputs 57, synchronization input 58, input 5940 memory block 7 is divided into reference-shift zones, serial 60 and parallel, impacts and service information, outputs 61 registers shift group. The reaction unit 12 passes through the switching device. The device operates as follows 9 in block 10 comparison and, according to the signal of the Control program, all control logic blocks 4 are fixed in it and the blocks that can be checked are compared with the reference. In the case of the use of the proposed device, the comparison unit 10 generates rods, is stored in the storage device 1 and having the error signal, transfers it to the unit 4, the following structure falls: the code of the object that changes the word neither, trol (program numbers), installation codes allows the transfer of the reaction to block 5 of switches, elementary tests. Elemental reading and suspend operation. The unit tests implement elementary pro-jO solutions.

верки и представл ют собой наборы эта-В случае совпадени  эталона с реаклонов и воздействий, сопровождаемых слу-цией блок 4 управлени  выбирает изVerifications and are sets of eta-In the case of coincidence of the standard with reactons and effects, followed by a case, the control unit 4 selects from

жебной информацией. Сигналы в воздейст-пам ти следующий элементарный тест и т. д.information. The signals in memory are the next elementary test, etc.

ВИИ дел тс  на потенциальные и импульс-Когда выполните последний тестовый набор,HII is divided into potential and momentum-When do the last test suite,

ные. Потенциальные сигналы в течениеблок 4 управлени  измен ет слово состо элементарной проверки посто нны, а им-55 ни  и останавливает работу устройства. Еспульсные - измен ютс .ли тестирование закончено, и нет сигналаny. The potential signals during control block 4 change the word elementary check constant condition, and they do not stop the operation of the device. Pulsed - vary. Whether testing is completed and there is no signal.

Программа, реализующа  алгоритм про-ошибки, то происходит занесение новогоA program that implements a pro-error algorithm, then a new one is entered

верки, хранитс  в накопителе 1 и состо-массива тестовой информации в блоки пам ти , либо проверка данного объекта контрол  заканчиваетс . При наличии сигнала ошибки тестирование заканчиваетс . Блок 4 управлени  работает следующим образом. Команды 33 из блока 2 ввода декодируютс  дешифратором 13. Командой «Начало проверки обнул етс  счетчик 26 адреса и триггеры 23-25. Триггер 24 разрешает прохождение синхросигналов задаюш.его генератора 30 через элемент И 16 на счетчики 26 и 27 и элемент И 17. Прохождение синхросигналов через элемент И 17 запрещено триггером 23. Сигнал 36 записи в регистр 3 формируетс  элементом И 14 из сигнала 32 сопровождени  данных из бло10The test is stored in the accumulator 1 and the state of the test information in the memory blocks, or the verification of this monitoring object is completed. If an error signal is present, testing ends. The control unit 4 operates as follows. The commands 33 from the input block 2 are decoded by the decoder 13. The command "Start the checkout resets the address counter 26 and the triggers 23-25. The trigger 24 permits the passage of the clock signals of its generator 30 through the AND 16 element to the counters 26 and 27 and the AND element 17. The passing of the clock signals through the AND 17 element is prohibited by the trigger 23. The write signal 36 to the register 3 is formed by the And 14 element from the data tracking signal 32 from blo10

станет равным нулю, сбрасываетс  триггер 23, который запирает элемент И 17 и выдает сигнал о конце тестировани .will become zero, the trigger 23 is reset, which locks the element AND 17 and issues a signal about the end of testing.

Claims (2)

Формула изобретени Invention Formula I. Устройство дл  контрол  цифровых блоков, содержащее генератор тестов, первый и второй коммутаторы, блок сравнени , первый блок пам ти, буферный регистр и блок управлени , содержащий счетчик адреса, дешифратор, генератор импульсов, п ть элементов И, два элемента ИЛИ, причем разр дные выходы счетчика адреса соединены с адресными входами первогоI. A device for monitoring digital blocks containing a test generator, first and second switches, a comparison unit, a first memory block, a buffer register and a control block containing an address counter, a decoder, a pulse generator, five AND elements, two OR elements, and the bit outputs of the address counter are connected to the address inputs of the first ка 2 ввода. Триггер 25 разрешает запись 5 блока пам ти, перва  группа выходов пер- в группу регистров сдвига сигналом 41. По команде «Загрузка сигналом 32 сопровождени  данных через элемент И 15 запускаетс  формирователь 28 одиночного импульса, который формирует сигнал 37 завого коммутатора  вл етс  группой выходов устройства дл  подключени  к группе входов контролируемого цифрового блока, перва  группа информационных входов первого коммутатора  вл етс  группой в.хописи в блоки 7 и 8 пам ти. Запись произ- 20 доз устройства дл  подключени  к груп- водитс  по адресу, получаемому на выходепе выходов контролируемого цифрового бло38 . Этим же сигналом содержимое счет-ка, отличающеес  тем, что, с целью расчика 26 адреса увеличиваетс  на единицу.ширени  функциональных возможностей.ka 2 input. The trigger 25 permits recording of the 5th memory block, the first group of outputs is first into the group of shift registers by signal 41. By the command "Loading signal 32 for tracking data through element 15, the single pulse generator 28 is triggered, which generates the output signal 37 of the device for connecting to the input group of the monitored digital unit, the first group of information inputs of the first switch is a group of v. records in memory blocks 7 and 8. The recording is made up of 20 doses of the device to be connected to the group at the address obtained at the output of the controlled digital block. By the same signal, the contents of the bill, characterized in that, for the purpose of the raschik 26, the address is increased by one the functionality. Командой «Тестирование запускаетс  фор-за счет обеспечени  возможности контрол The command "Testing runs odds due to the ability to control мирователь 29 одиночного импульса. Своим 25 цифровых блоков с импульсно-потенциальными входными воздействи ми, устройство дополнительно содержит второй блок пам ти, группу регистров сдвига, блок индикации, а блок управлени  содержит три триггера.worldlord 29 single pulse. With its 25 digital blocks with pulse-potential input effects, the device additionally contains a second memory block, a group of shift registers, a display unit, and a control unit contains three triggers. сигналом он взводит блок 31, записывает код длительности выполнени  микрокоманды в счетчике 27 и устанавливает триггер 23, который разрешает прохождение синхросигналов через элемент И 17. Подаваемыйusing a signal, he cocks the block 31, writes the code for the execution of the microcommand in the counter 27, and sets the trigger 23, which permits the passage of clock signals through the AND 17 element. два формировател  одиночного импульса.two formers of a single pulse. на блок 31 адрес микрокоманды и код ЗО счетчик длительности тестового набора.on block 31, the address of the micro-command and the code of the thirty-third test duration counter. шестой элемент И, третий элемент ИЛИ и блок задани  условий перехода к следующему микротесту, причем группа выходов признака адреса вектора тестового набора генератора тестов соединена с группойthe sixth element AND, the third element OR, and the block for setting transition conditions to the next microtest, the output group of the feature of the address of the test set vector of the test generator is connected to the group длительности выполнени  микрокоманды представл ют собой служебную информацию поступающую из блока 7 пам ти на вход 35. В соответствии с выбранной микрокомандой блок 31 вырабатывает определеннуюthe duration of the microcommand is the service information coming from the memory block 7 to the input 35. In accordance with the selected microcommand, the block 31 generates a certain последовательность сигналов, реализующих 35 информационных входов буферного регистра.a sequence of signals implementing 35 information inputs of the buffer register. процесс тестировани , устанавливает триггер 25, который разрешает сдвиг 41 в регистрах по сигналу 43 с выхода задающего генератора, устанавливает счетчик 27 в режиме вычитани  и запрещаетthe testing process, establishes a trigger 25, which permits the shift 41 in the registers on the signal 43 from the output of the master oscillator, sets the counter 27 in the subtraction mode and prohibits группа выходов признака тестового слова, генератора тестов соединена с группами информационных входов первого и второго блоков пам ти, группа выходов признака кода тестового набора генератора тестовthe group of outputs of the test word feature, test generator is connected to the groups of information inputs of the first and second memory blocks, the output group of the feature of the test generator code test code прохождение синхросигналов через элемент40 соединена с группой информационных входовpassing the clock signals through the element 40 is connected to a group of information inputs И 17. Когда содержимое счетчика 27дешифратора, перва  и втора  группы выстанет равно нулю, триггер 25 сбрасываетс ,ходов буферного регистра соединены с групсдвиг 41 в регистре 11 развертки прекра-па.ми управл ющих входов первого и второгоAnd 17. When the contents of the counter 27 of the decoder, the first and second groups stand out equal to zero, the flip-flop 25 is reset, the buffer register moves connected to the group-shift 41 in the sweep register 11 to stop the control inputs of the first and second щаетс , а блок 31 продолжает вырабакоммутаторов соответственно, группа выхотывать временную последовательность. Сиг- дов второго коммутатора соединена с второйblock, and block 31 continues working out the switches, respectively, a group of exhausting the time sequence. The second switch is connected to the second налом с выхода 42 блока 31 опрашиваетс  блок 10 сравнени . В случае несравнени  сигнал ошибки из блока 10 сравнени  приходит на вход 34 и устанавливает триггер 24, который запирает элемент И 16 и выдает сигнал ошибки 40, поступающий в блок 5 индикации. В случае сравнени  эталона и реакции триггер 24 сохран ет нулевое состо ние, блок 31 вырабатывает сигнал, который у.меньщает содержимое счетчика 26 адреса на единицу и черезThe bank from the output 42 of the unit 31 is polled by the comparison unit 10. In the case of an incomparison, the error signal from the comparison unit 10 arrives at the input 34 and sets the trigger 24, which locks the element AND 16 and generates an error signal 40, which enters the display unit 5. In the case of the comparison of the standard and the reaction, the trigger 24 retains the zero state, the block 31 generates a signal that decreases the contents of the counter 26 of the address by one and группой информационных входов первого коммутатора, втора  группа выходов которого соединена с первой группой информационных входов блока сравнени , втора  группа информационных входов которого IJQ соединена с первой группой выходов первого блока пам ти, втора  группа выходов которого соединена с первой группой ин- формационны.х входов второго коммутатора, втора  группа информационных входов которого соединена с группой последовательэлемент ИЛИ 22 заносит код длительности55 ных и параллельных выходов регистровthe group of information inputs of the first switch, the second group of outputs of which is connected to the first group of information inputs of the comparison unit, the second group of information inputs of which IJQ is connected to the first group of outputs of the first memory block, the second group of outputs of which is connected to the first group of information inputs of the second the switch, the second group of information inputs of which is connected to a group of a sequence element OR 22 enters a code of the duration of 55 and parallel outputs of registers следующей микрокоманды в счетчик 27 исдвига группы, информационные входыthe following microcommand in the counter 27 and the shift group, the information inputs взводит блок 31. Далее работа схемы нов-которых соединены с выходами второго блотор етс . Когда содержимое счетчика адресака пам ти, выход «Неравно блока сравне0cocks up block 31. Next, the operation of the circuit, which is connected to the outputs of the second bloter. When the contents of the memory address counter, the output of the “Unequal block compared to 0 станет равным нулю, сбрасываетс  триггер 23, который запирает элемент И 17 и выдает сигнал о конце тестировани .will become zero, the trigger 23 is reset, which locks the element AND 17 and issues a signal about the end of testing. Формула изобретени Invention Formula I. Устройство дл  контрол  цифровых блоков, содержащее генератор тестов, первый и второй коммутаторы, блок сравнени , первый блок пам ти, буферный регистр и блок управлени , содержащий счетчик адреса, дешифратор, генератор импульсов, п ть элементов И, два элемента ИЛИ, причем разр дные выходы счетчика адреса соединены с адресными входами первогоI. A device for monitoring digital blocks containing a test generator, first and second switches, a comparison unit, a first memory block, a buffer register and a control block containing an address counter, a decoder, a pulse generator, five AND elements, two OR elements, and the bit outputs of the address counter are connected to the address inputs of the first 5 блока пам ти, перва  группа выходов пер- 5 memory blocks, the first group of outputs блока пам ти, перва  группа выходов пер- memory block, the first group of outputs вого коммутатора  вл етс  группой выходов устройства дл  подключени  к группе входов контролируемого цифрового блока, перва  группа информационных входов первого коммутатора  вл етс  группой в.ходоз устройства дл  подключени  к груп- пе выходов контролируемого цифрового блодва формировател  одиночного импульса.The first switch is the output group of the device for connecting the monitored digital block to the input group, the first group of information inputs of the first switch is the device's input group for connecting the output group of the controlled digital pulse generator to the output group. счетчик длительности тестового набора.test set duration counter счетчик длительности тестового набора.test set duration counter шестой элемент И, третий элемент ИЛИ и блок задани  условий перехода к следующему микротесту, причем группа выходов признака адреса вектора тестового набора генератора тестов соединена с группойthe sixth element AND, the third element OR, and the block for setting transition conditions to the next microtest, the output group of the feature of the address of the test set vector of the test generator is connected to the group группа выходов признака тестового слова, генератора тестов соединена с группами информационных входов первого и второго блоков пам ти, группа выходов признака кода тестового набора генератора тестовthe group of outputs of the test word feature, test generator is connected to the groups of information inputs of the first and second memory blocks, the output group of the feature of the test generator code test code соединена с группой информационных входовconnected to a group of information inputs коммутаторов соответственно, группа выходов второго коммутатора соединена с второйswitches, respectively, the group of outputs of the second switch is connected to the second группой информационных входов первого коммутатора, втора  группа выходов которого соединена с первой группой информационных входов блока сравнени , втора  группа информационных входов которого соединена с первой группой выходов первого блока пам ти, втора  группа выходов которого соединена с первой группой ин- формационны.х входов второго коммутатора, втора  группа информационных входов коорого соединена с группой последовательных и параллельных выходов регистровthe group of information inputs of the first switch, the second group of outputs of which is connected to the first group of information inputs of the comparison unit, the second group of information inputs of which is connected to the first group of outputs of the first memory block, the second group of outputs of which is connected to the first group of information inputs of the second switch , the second group of information inputs of the coordinate is connected to the group of serial and parallel outputs of registers НИИ соединен с информационным входом блока индикации, выход признака синхронизации генератора тестов соединен с первыми входами первого и второго элементов И, выход второго элемента И соединен с входом записи буферного регистра, выход третьего элемента И соединен с входом блокировки генератора тестов, выход четвертого элемента И соединен с синхро- входом счетчика адреса, с входами синхронизации регистров сдвига группы, с первым входом п того элемента И, с синхро- входом счетчика длительности тестового набора , и с синхровходами первого и второго формирователей одиночного импульса, пр мой выход первого триггера соединен с входами сдвига регистров сдвига группы и с вычитающим входом счетчика длительности тестового набора, разр дные выходы счетчика адреса соединены с адресными входами второго блока пам ти, вход запись/считывани  которого соединен с выходом первого формировател  одиночного импульса, с входом запись/счить вание первого блока пам ти и с суммирующим входом счетчика адреса, треть  группа выходов первого блока пам ти соединена с группой информационных входов счетчика длительности тестового набора, выход переноса которого соединен с первым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с входом сброса второго триггера, инверсный выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с первьЕм выходом де- щифратора и первым входом щестого элемента И, выход которого соединен с входом разрешени  блока индикации, вход синхронизации блока сравнени  соединен с первым выходом блока заданий перехода к следуюц ему микротесту, выход «Равно блока сравнени  соединен с единичным входом третьего триггера, инверсный выход которого соединен с первьЕм входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, второй выход дещифратора соединен с вторым входом второго элемента И, с входом сброса счетчика адреса, с входом сброса третьего триггера, с вторым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом переноса счетчика адреса, выход первого элемента ИЛИ соединен с входом сброса первого триггера, инверсный выход которого соединен с вторым входом п того элемента И, выход которого соединен с входом синхронизации блока задани  условий перехода к следующему микротесту, группа входов задани  начальных условий которого соединена с четвертой группой выходов первого блока пам ти, выход третьего элемента ИЛИ соединен с входом задани  логического услови  блока заданий условий перехода к следующему микротесту и с входом разрещени  счетчика длительности тестового набора, второй выход блока задани  условий перехода к следующему микротесту соединен с единичным входом первого триггера, третий выход блока задани  условий перехода к следующему микротесту соединен с первым входом третьего элемента ИЛИ, с вычитающим входом счетчи{са адреса, выход второго формировател  одиночного импульса соединен с вторым входом третьего элемента ИЛИ, и с единичным входом второго триггера, пр мой выход которого соединен с третьим входомSRI is connected to the information input of the display unit, the output of the synchronization attribute of the test generator is connected to the first inputs of the first and second elements AND, the output of the second element AND is connected to the write input of the buffer register, the output of the third element AND is connected to the input of the blocking generator test, the output of the fourth element AND is connected with the synchronous input of the address counter, with the synchronization inputs of the group shift registers, with the first input of the fifth And element, with the synchronous input of the test set duration counter, and with the synchronous inputs of the first the first and second shapers of the single pulse, the direct output of the first trigger is connected to the shift inputs of the group shift registers and the subtractive input of the test set duration counter, the bit outputs of the address counter are connected to the address inputs of the second memory block, the write / read input of which is connected to the output the first single pulse generator, with the entry / recording input of the first memory block and with the summing input of the address counter, the third group of outputs of the first memory block is connected to the information group x inputs of the test set duration counter, the transfer output of which is connected to the first input of the first OR element, the output of the second OR element, is connected to the reset input of the second trigger, the inverse output of which is connected to the first input of the third And element, the second input of which is connected to the first output of the optimizer and the first input of the generic element I, the output of which is connected to the resolution input of the display unit, the synchronization input of the comparison unit is connected to the first output of the task block of the transition to the next microtest, the output "Equal to the comparator unit is connected to a single input of the third trigger, the inverse output of which is connected to the first input of the fourth element I, the second input of which is connected to the output of the pulse generator, the second output of the descrambler is connected to the second input of the second element I, to the input of the reset of the address counter, to the input reset the third trigger, with the second input of the first element OR, with the first input of the second element OR, the second input of which is connected to the transfer output of the address counter, the output of the first element OR is connected to the reset input p of the first trigger, the inverse output of which is connected to the second input of the fifth element I, the output of which is connected to the synchronization input of the block for setting transition conditions to the next microtest, the input group of initial conditions of which is connected to the fourth group of outputs of the first memory block, the output of the third element OR is connected with the input of the task of the logical condition of the block of tasks for the conditions of transition to the next microtest and with the input of the resolution of the counter of the test set duration, the second output of the block of the conditions of the transition to The next microtest is connected to a single input of the first trigger, the third output of the block for setting transition conditions to the next micro test is connected to the first input of the third element OR, to the subtractive input of the counter {sa address, the output of the second driver of a single pulse is connected to the second input of the third element OR, and to the single input the input of the second trigger, the direct output of which is connected to the third input п того элемента И, третий выход дешифратора соединен с входом разрещени  второго формировател  одиночного импульса, четвертый выход дещифратора соединен с вторым входом первого элемента И, выход которого соединен с входом разрещени  первогоThe fifth element And, the third output of the decoder is connected to the input of the resolution of the second shaper of a single pulse, the fourth output of the descrambler is connected to the second input of the first element And, the output of which is connected to the input of the resolution of the first формировател  одиночного импульса, пр мой выход третьего триггера соединен с вторым входом п того элемента И.a single pulse former; the direct output of the third trigger is connected to the second input of the fifth element I. 2. Устройство по п. 1, отличающеес  тем, что блок задани  условий перехода2. The device according to claim 1, characterized in that the block setting transition conditions к следующему микротесту содержит блок хранени  кодов условий перехода к следующему микротесту, регистр, регистр сдвига, и три мультиплексора, причем синхровход блока соединен с синхровходом регистра сдвига, выходы которого соединены с информационными входами первого, второго и третьего мультиплексоров, выходы которых соединены с первым, вторым и третьим выходами блока соответственно, перва , втора  и треть  группы выходов регистраthe next microtest contains a storage unit for transition codes to the next microtest, a register, a shift register, and three multiplexers, the synchro-input of the unit connected to the synchro-input of the shift register, the outputs of which are connected to the information inputs of the first, second and third multiplexers, the outputs of which are connected to the first, the second and third outputs of the block, respectively, the first, second and third groups of outputs of the register соединены с адресными входами первого, второго и третьего мультиплексоров соответственно , информационные входы регистра соединены с выходами блока хранени  кодов условий перехода к следующему микротесту , группа адресных входов которого соеconnected to the address inputs of the first, second and third multiplexers, respectively, the information inputs of the register are connected to the outputs of the storage unit codes for the conditions of the transition to the next microtest, the group of address inputs of which are динена с группой входов задани  начальных условий блока, вход задани  логического услови  которого соединен с входом разрещени  регистра и входом сдвига регистра сдвига, информационный вход которого подключен к шине положительного по- тенциала блока.There is a dinene with a group of inputs for setting the initial conditions of the block, the input for specifying the logical condition of which is connected to the input of the register resolution and the shift input of the shift register, whose information input is connected to the positive potential bus of the block. сри. 3sri. 3 От 8 57From 8 57
SU864035069A 1986-03-12 1986-03-12 Device for checking digital blocks SU1314344A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864035069A SU1314344A1 (en) 1986-03-12 1986-03-12 Device for checking digital blocks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864035069A SU1314344A1 (en) 1986-03-12 1986-03-12 Device for checking digital blocks

Publications (1)

Publication Number Publication Date
SU1314344A1 true SU1314344A1 (en) 1987-05-30

Family

ID=21225663

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864035069A SU1314344A1 (en) 1986-03-12 1986-03-12 Device for checking digital blocks

Country Status (1)

Country Link
SU (1) SU1314344A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 516039, кл. G 06 F 11/26, 1974. Авторское свидетельство СССР № 1075265, кл. G 06 F 11/26, 1982. *

Similar Documents

Publication Publication Date Title
US3824383A (en) Digital control apparatus
SU1314344A1 (en) Device for checking digital blocks
SU1725221A1 (en) Device for processing reaction of logic units
SU1462325A1 (en) Device for monitoring the succession of performance of program modules
SU458814A1 (en) Centralized program management system
SU1302284A1 (en) Device for checking and diagnostic testing of logic units
SU1695286A1 (en) Sensor interface
SU1107118A1 (en) Device for sorting numbers
SU1173414A1 (en) Program control device
SU634291A1 (en) Wiring checking arrangement
SU1439564A1 (en) Test action generator
SU890442A1 (en) Device for testing rapid-access storage units
SU1529293A1 (en) Device for shaping test sequence
SU1319038A1 (en) Device for debugging programs
SU1365134A1 (en) Device for test check of memory units
SU868763A1 (en) Logic unit testing device
SU1513455A1 (en) Device for monitoring properness of execution of commands by microprocessor system
SU1057927A1 (en) Device for programmed control
SU1091226A1 (en) Primary storage
SU940163A1 (en) Logic unit testing device
SU1444896A1 (en) Device for checking memory units
SU1405059A1 (en) Device for checking digital units
SU1195351A1 (en) Device for exchanging information between microcomputer and peripherals
SU1179348A1 (en) Device for automatic checking of units
SU935958A1 (en) Microprogram control device