SU1292171A1 - Устройство дл определени момента экстремума - Google Patents

Abstract

Изобретение относитс  к измерительной технике. Может использоватьс  дл  определени  момента экстремума или фиксации экстремальных значе- НИИ сигнала при обработке электрического сигнала, получаемого при регистрации пространственного или углового спектра волновых полей (дифракционных или интерференционных). Цель йаоЗ изобретени  - расширение области применени  - достигаетс  за счет увеличени  точности определени  момента экстремума и расширени  диапазона частот анализируемого сигнала. Дл  этого в устройство дополнительно введены электронные ключи 4, 5, 6 и 7, два п-разр дных аналого-цифровых преобразовател  В и 9, два п-разр дных блока пам ти 10 и 11, вьтолнен- ittie на D-триггерах, и блок 12 управлени . Кроме того, устройство содержит интеграторы 1 и 2, вьтолненные на операционных усилител х с конденсатором в цепи отрицательной обратной св зи, блок 3 сравнени . Устройство состоит из двух каналов, работающих в противофазе и образованных схемными элементами и блоками 4-1- 6-8-10 и 5-2-7-9-11 соответственно. Блок 12 формирует сигналы управлени  электронными ключами, блоками пам ти и блоками сравнени . 1 з.п. ф-лы,4 ил. i (Л dtnaff

Description

142

Изобретение относитс  к измерительной технике, рассматривающей вопросы определени  момента экстремума или фиксации экстремальных значений сигнала, и может быть использовано, например, дл  определени  моментов экстремума при обработке электрического сигнала, получаемого при регистрации пространственного или углового спектра волновых полей (дифракцион-- ных или интерференционных).

Цель изобретени  - расширение области применени  за счет увеличени  точности определени  .момента экстре мума и расширени  диапазона частот анализируемого сигнала.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - временные диаграммы работы устройства; на фиг. 3 - схема блока сравнени ; на фиг. 4 - схема и временна  диаграмма работы блока управлени .

Устройство содержит интеграторы 1 и 2, выполненные на операционных усилител х , с конденсатором в петле отрицательной обратной св зи, блок 3 сравнени , электронные ключи 4-7, открывающиес  при подаче на управл ющий вход напр жени  высокого уровн  (лог 1), два п разр дных аналого- цифровых преобразовател  8 и 9, два п разр дных блока 10 и 11 пам ти, выполненные на D-триггерах, блок 12 управлени .

Информационные входы первого 4 и второго 5 ключей соединены и  вл ютс  входом устройства, а их выходы соединены соответственно с входами первого 1 и второго 2 интеграторов и информационными входами третьего 6 и четвертого 7 ключей, выходы которых соединены соответственно с выходами первого 1 и второго 2 интеграторов и подключены к входам первого 8 и вто- рого 9 аналого-цифровых преобразователей , выходы которых соединены соответственно с входами первого 10 и второго II блоков пам ти, выходы которых соединены с входами блока 3 сравнени , его выход  вл етс  выходом устройства, первый выход блока 12 управлени  соединен с управл ющим входом первого ключа 4, второй выход блока 12 управлени  соединен с управл ющим входом второго ключа 5, третий выход блока 12 управлени  соединен с управл ющим входом третьего ключа 6 и управл ющим входом первого

0

0 5

0 5 0 5

712

блока 10 пам ти, четвертый выход блока 12 управлени  соединен с управл ющим входом четвертого ключа 7 и управл ющим входом второго блока 11 пам ти, п тый выход блока 12 управлени  соединен с управл ющим входом блока 3 сравнени .

Блок 3 сравнени  (фиг. З) содержит узел 13 сравнени  кодов, который имеет два информационных входа А и В, которые  вл ютс  входами блока сравнени , управл ющий вход и три логических выхода (больше, меньше и равно ), .а также семь элементов совпадени  14 и два счетных триггера 21 и 22, первый выход () узла 13 сравнени  кодов соединен с первыми входами первого 14 и третьего 16 элементов совпадени , второй выход () узла 13 сравнени  кодов соединен с первыми входами второго 15 и четвертого 17 элементов совпадени , . вторые входы первого 14 и третьего 16 элементов совпадени  соединены с пр мым выходом первого триггера 21, а вторые входы второго 15 и четвертого 17 элементов совпадени  соединены с инверсным выходом первого триггера 21. счетный вход которого соединен с п тым выходом блока 12 управлени  и управл ющим входом узла 13 сравнени  кодов, третий выход А-В узла 13 сравнени  кодов соединен с первым входом седьмого элемента 20 совпадени , выходы первого 14 и второго 15 элементов совпадени  соединены с первым и вторым входами п того элемента 18 совпадени , третий вход которого соединен с пр мым вы- ходом второго триггера 22, инверсный выход которого соединен с первым входом шестого элемента 19 совпадени , второй и третий входы которого соединены с выходами третьего 16 и четвертого 17 элементов совпадени , выходы п того 18 и шестого 19 элементов совпадени  соединены соответственно с вторым и третьим входами седьмого элемента 20 совпадени , выход которого соединен со счетным входом второго триггера и  вл етс  выходом блока сравнени .

Блок 12 управлени  (фиг. 4) содержит , например, задающий генератор 23 тактовых импульсов, к выходу которого подключен вход делител  24 частоты с коэффициентом делени  К, пр мой и инверсный выходы которого  вл ютс 

31

первым и вторым выходами блока 12 управлени , третьим и четвертым выходами которого  вл ютс  выходы соответственно первого 25 и второго 26 элементов 2И, входы первого элемен- та 2И 25 соединены с пр мым выходом делител  24 частоты и пр мым выходом (К-l) разр да делител  2А частоты, выходы второго элемента 2И 26 соединены с инверсным выходом делител  24 частоты и пр мым выходом (К-1) разр да делител  24 частоты, пр мой выход (К-1) разр да делител  24 частоты  вл етс  п тым выходом блока 12 управлени . В блоки 10 и 1I пам ти запись информации с выходов соответствующих аналого-цифровых преобразователей 8 и 9 производитс  при поступлении на вход блока пам ти импуль са (фиг. 4&, г ) с соответствующего выхода блока 12 управлени . Указанный импульс поступает на вход формировател  узкого импульса, который по перепаду из низкого уровн  напр жени  (лог. О) в высокий уровень напр жени  (лог. 1) формирует на своем выходе узкий импульс. Выход формировател  узкого импульса соединен с управл ющим входом регистра пам ти, вьшолненного на триггерах. Информаци  записываетс  в регистры пам ти при поступлении на их управл ющий вход сформированного узкого импульса .

Разр дность блоков 10 и 1I пам ти и соответственно число шин в магистрал х , соедин ющих регистры 10 и 11 пам ти.с аналого-цифровыми преобразовател ми 8 и 9 и с блоком 3 сравнени , определ ютс  разр дностью ана- лого-цифровых преобразователей, котора  в свою очередь задаетс  ностью определени  момента экстремума ,

Устройство работает следующим образом ,

Анапизируегфш сигнал x(t) (фиг.2а поступает на информационные входы электронных ключей 4 и 5, С выходов блока 12 управлени  на управл ющие входы электронных ключей 4-7, в регистры 10 и 11 пам ти и в блок 3 сравнени  поступает последовательность пр моугольных импульсов (фиг, 25,& ), управл ющих состо нием ключей. Частота переключени  состо ний электронных ключей F выбираетс  много больше частоты анализируемого

14

сигнала x(t) и задаетс  требуемой точностью определени  момента экстремума . В начальный момент работы устройства электронный ключ 4 открыт, ключи-5-7 закрыты. Анализируемый сигнал x(t) поступает на вход интегратора 1 и интегрируетс  им в течение временит 1/2F (фиг. 2,г), по истечении времени Т ключ 4 закрываетс , а ключ 5 открываетс . Сигнал x(t) поступает на вход интегратора 2 и интегрируетс  им в течение времени от 2т до ЗТ (фиг. 2,3). Интегратор 1 с момента окончани  интегрировани  находитс  в режиме хранени , напр жение с его выхода непрерывно посту- пает на вход аналого-цифрового преобразовател  8, на вьпсоде которого формируетс  кодова  последовательность , пропорциональна  выражению Я

x(t)it. При поступлении импульса

Г

с третьего выхода блока управлени 

(фиг. 4,5) на вход блока 10 пам ти кодова  последовательность А переписываетс  с выхода аналого-цифрового преобразовател  8 в блок 10 пам ти , в это же врем  ключ 6 открываетс  и разр жает (закорачивает) конденсатор в петле отрицательной обратной св зи интегратора 1, тем са- - мым приводит интегратор 1 в исходное состо ние. Преобразование выходного напр жени  интегратора 1 в кодовую последовательность и приведение ин- тегратрра 1 в исходное состо ние приводитс  за врем  от 21 до Зт, в это врем  сигнал x(t) интегрируетс  интегратором 2, С выхода блока 10 пам ти кодова  комбинаци  А. поступает на первый вход блока 12 сравнени  . За врем  от 3t до 4f ключ 4 открываетс , ключ 5 закрываетс , интегратор 1 интегрирует сигнал x(t), интегратор 2 находитс  в режиме хранени , на выходе аналого-цифрового преобразовател  9 формируетс  кодоа  последовательность , пропорцио- зТ

альна  выражению Г x(t)dt.

It По команде с блока 12 управлени 

(фиг. 4,2), кодова  последовательность В переписываетс  в блок 11 пам ти с выхода аналого-цифрового преобразовател  9, ключ 7 открываетс  и разр жает конденсатор в петле отрицательной обратной св зи интегратора 2, тем самым приводит интег ратор 2 в исходное состо ние. С вы- сода блока 1 I пам ти кодова  комбинаци  В. поступает на второй вход узла

сравнени  кодов, где сравнивает(5;  с кодовой комбинацией А, поступившей ранее на первьй вход.

На временной диаграмме работы устройства (фиг. 2,г ,5) показаны циклы работы интеграторов 1 и 2, где за интервал времени от О до t интегрируетс  поступающий на вход сигнал, от t до 1,5Т хранитс  результат интегрировани  сигнала (за этот временной интервал происходит преобразование напр жени  в код), а от 1,5Т до 2t интеграторы привод тс  в исходное состо ние. На практике указанньш режим работы может быть изменен в зависимости от скорости преобразовани  напр жени  в код, от внутреннего сопротивлени  ключей 6 и 7 в открытом состо нии и заданной частоты переключени  ключей 4 и 5. Применение быстродействующих преобразователей аналог - код позвол ет уменьшить ме тодическую задержку ut,xt

Г

Уэел сравнени  кодов имеет три выхода (А В), () и (), В результате сравнени  двух кодовых комбинаций на соответствующем выходе узла сравнени  кодов по витс  сигнал в виде узкого электрического импульса (фиг. 2, Р ,, причем на выходах () и () по в тс  импульсы, 1 имеющие высокий уровень напр жени  (лог. 1), а на выходе () по витс  импульс, имеющий низкий уровень напр жени  (лог. О), Первый 14, второй 15 и п тый 18 элементы совпадени   вл ютс  первым каналом прохоз адени  сигнала по влени  момента экстремума. Третий 16, четвертый 17 и шестой 19 элементы совпадени   вл ютс  вторым каналом прохождени  момента экстремума. Выход () узла 13 сравнени  кодов соединен с первым входом первого элемента 14 совпадени , а выход () соединен с первым входом второго элемента 15 совпадени  первого канала. Выход () узла 13 сравнени  кодов соединен с первым входом третьего элемента 16 совпадени , а выход () соединен с первым входом четвертого элемента 17 совпадени  второго канала. Первый триггер 21 задает противофазный режим работы каналов. Второй триггер 22 вырабатывает сигнал, отпирающий т(5т из кана

ЛОВ , где ожидаетс  сигнал, соотвсгст- |вую1ций по влению момента экстремума. Блок 3 сравнени  (фиг. З) работает следующим образом. На первый вход 5 узла сравнени  кодов поступает кодова  комбинаци  на второй вход поступает кодова  комбинаци  В, где m-пор дковый номер кодовой комбинации . Кажда  кодова  комбинаци  О А сравниваетс  за первый цикл работы устройства с кодовой комбинацией В, за второй цикл работы устройства - с кодовой комбинацией В .

Аналогично кодова  комбинаци  В 5 сравниваетс  с предыдущей и последующей кодовыми комбинаци ми А и А , Каждый канал узла фиксировани  момента экстремума имеет два входа () и (), Счетный вход триггера 21  в- 20 л етс  управл ющим входом блока 3 сравнени  и соединен с п тым входом блока 12 управлени . На .вход триггера 21 поступает сигнал типа меандр с периодом 2Т. Триггер 2 коммутиру25

. , ет входы первого и второго каналов и прохождени сигнала по влени  момента экстремума, причем если открыт вход () первого канала, то открыт вход () второго канала, входы

30 () первого канала и () второго канала закрыты,

В начальный момент работы устройства триггеры 21 и 22 установлены произвольно, что может повлечь по в35 ление ложных сигналов фиксировани  момента экстремума в течение первых двух тактов работы устройства. За это врем  триггер 22 устанавливаетс  в рабочее состо ние и по вление на

40 выходе устройства ложных сигналов по влени  момента экстремума исключаетс , С целью борьбы с ложными сигналами целесообразно на первые два такта работы устройства на четвертый

45 вход элемента 20 совпадени  подать запрещающий сигнал.

Пусть на входы узла сравнени  кодов первой поступила кодова  комбинаци  А, В это врем  , в резуль50 тате сравнени  на выходе () по витс  электрический импульс (фиг,2е). Далее по истечении временит: на вто-: рой вход узла сравнени  кодов посту- .пает кодова  комбинаци  В, если

55 амплитуда анализируемого сигнала убывает , как показано на временной диаграмме (фиг. 2 Е,), то в результате сравнени  кодовых комбинаций А и В,

.на выходе

()

узла сравнени  кодов

по витс  импульс, он поступает на вход элемента 19 совпадени . Если с пр мого.выхода триггера 22 на второй вход элемента 19 совпадени  поступа- ет разрешающий сигнал, то импульс с выхода () узла сравнени  кодов поступает на выход устройства и бу-г дет восприн т как по вление момента экстремума. При по влении сигнала на выходе устройства триггер 22 переклю чаетс . Далее происходит сравнение поступающих кодовых комбинаций А и В, Если анализируемый сигнал на участке до по влени  момента экстремума убывает, то с выходов узла срав нени  кодов будут поочередно поступать сигналы с выходов () и () (фиг. 2,e,3tc). В результате синхронного переключени  триггера 21 эти сигналы не поступают на выход устрой ства. При по влении момента экстремума на одном из выходов узла сравнени  кодов по витс  подр д два импульса . В этом случае второй импульс соответствует по влению момента экстре мума (фиг. 2,), проходит на выход устройства и переключает триггер 22. По влению момента экстремума соответствует также сигнал (). Этот сигнал непосредственно поступает на выход устройства.

Claims (2)

1. Устройство дл  определени  мо- мента экстремума, содержащее первый и второй интеграторы, блок сравнени , выход которого соединен с выходной шиной устройства, о -т л и ч а - ю щ е е с   тем, что, с целью рас- ширени  области применени  за счет повьачени  точности определени  мо--. мента экстремума и расширени  диапазона частот анализируемого сигнала, в него введены четыре электронных ключа, два аналого-цифровых преобразовател , два блока пам ти и блок управлени , причем информационные входы первого и второго электронных ключей подключены к входной шине уст- ройства, а их выходы соединены соответственно с входами первого и вто- рого интегратора и информационными входами третьего и четвертого ключа, выходы третьего и четвертого ключа соединены соответственно с выходами первого и второго интеграторов, подключенных к входам первого и второго аналого-цифровых преобразователей.

выходы которых соединены соответственно с входами первого и второго блоков пам ти, выходы которых соединены с входами блока сравнени , первый выход блока управлени  соединен с управл ющим входом первого ключа, второй выход блока управлени  соединен с управл ющим входом второго ключа, третий выход блока управлени  соединен с управл ющим входом третьего ключа и управл ющим входом первого блока пам ти, четвертый выход блока управлени  соединен с управл ющим входом четвертого ключа и управл ющим входом второго блока пам ти, п тый выход блока управлени  соединен с управл ющим входом блока сравнени 

2. Устройство по п. 1, о т л и - чающее с  тем, что, с целью повьшени  достоверности определени  момента экстремума при любой частоте переключени  электронных ключей, блок сравнени  содержит узел сравнени  кодов с управл ющим входом, двум  информационными входами, которые  вл ютс  входами блока сравнени , и трем  логическими выходами, а также семь элементов совпадени  и два счетных триггера, первый выход узла сравнени  кодов соединен с первыми входами первого и третьего элементов совпадени , второй выход узла сравнени  кодов соединен с первыми входами второго и четвертого элементов совпадени , вторые входы первого и второго элементов совпадени  соединены с пр мым выходом первого триггера, а, вторые входы второго и четвертого элементов совпадени  соединены с инверсным выходом первого триггера, счетный вход которого соединен с п тым выходом блока управлени  и управл ющим входом узла сравнени  кодов, третий выход узла сравнени  кодов соединен с первым входом седьмого элемента, выходы первого и второго элементов совпадени  соединены с первым и вторым входами п того элемента совпадени , третий вход которого соединен с пр мым выходом второго триггера , инверсный вход которого соединен с первым входом шестого элемента совпадени  ,второй и третий входы которого соединены с выходами третьего и четвертого элементов совпадени , выходы п того и шестого элементов совпадени  соединены соответственно : с. вторым и третьим входами седьмого

9129217110

элемента совпадени , выход которого триггера и  вл етс  выходом блока соединен со счетным входом второго сравнени .

§

п п п гл п п п г

о г к31 fr51: бт71 8f9t

фиг. 2

Вых. 5, Si/112)

,3