SU1291964A1

SU1291964A1 - Устройство дл сдвига

Info

Publication number: SU1291964A1
Application number: SU853968698A
Authority: SU
Inventors: Григорий Хачатурович Каграманов; Мирон Георгиевич Маркаров
Original assignee: Предприятие П/Я А-7390
Priority date: 1985-09-16
Filing date: 1985-09-16
Publication date: 1987-02-23

Abstract

.Изобретение относитс к области вычислительной техники и может быть использовано в цифровых вычислительных системах, а также специализированных вычислительных комплексах дл сдвига двоичных кодов .и чисел . Целью изобретени вл етс расширение функциональных возможностей за счет определени старшего значащего разр да и выполнени арифмети- ческих сдвигов. Поставленна цель достигаетс тем, что устройство дл сдвига, содержащее входной регистр 1, блок 2 коммутаторов 3 и счетчик 4, содержит п ть групп 6,7,9,10,12 элементов И, две группы элементов ИЛИ 8,11, два элемента ИЛИ 13, 14 и элемент запрета 15 с соответствующими св з ми. 2 ил. (Л ю о О) fe/

Description

1

Изобретение относитс к области вычислительной техники и может быть использовано в цифровых вычислительных системах, а также в специализированных вычислительных комплексах дл сдвига двоичных кодов и чисел.

Целью изобретени вл етс расширение функциональных возможностей за счет определени левого значащего разр да и выполнени арифметических сдвигов.

На фиг. 1 представлена схема устройства дл сдвига (дл , ); на фиг. 2 - схема коммутатора.

Устройство дл сдвига (фиг,1) содержит входной регистр 1, блок 2 коммутаторов 3, счетчик 4 с триггерами 5 разр дов, группы элементов И 6 и 7, группу элементов ИЛИ 8, группы элементов И 9 и 10, группу элементов ИЛИ 11, группу элементов И 12, элементы ИЛИ и 14, элемент 15 запрета, вход 16 операнда, вход 17 кода сдвига, выход 18 результата вход 19 логического сдвига в сторону старших разр дов, вход 20 арифметического сдвига, вход 21 арифметического сдвига в сторону старших разр дов, вход 22 сдвига в сторону старших разр дов, вход 23 поиска старшего значащего бита, тактовый вход 24, выход 25 переполнени .

Коммутатор 3 (фиг.2) содержит первый, второй и третий информационные входы 26-28, первый и второй управл ющие входы 29 и 30, первый и второй выходы 31 и 32, элемент И 33, элементы 34 и 35 запрета и элемент ИЛИ 36.

Устройство дл сдвига работает следующим образом.

устанавливаетс потенциал логической 1, на входах 19 и 21 устанавливаетс потенциал логического О. С входа 24 через элемент 15 запрета 45 поступают импульсы на счетный вход

счетчика 5, увеличивающие его содер - жимое до возникновени на выходе элемента ИЛИ 14 единичного потенциа

Расскотрим пример правого арифметического сдвига (сдвига в сторону младших разр дов), предполага , что через вход 16 на выходе регистра 1 установлено число 1, 01010000, а на счетчике 4 - константа сдвига, равна 11000. Это значит, что веса дл первого и второго русов равны 50 1, а дл третьего, четвертого и т.д. русов - О. Так как сдвиг правый арифметический, то код логической 1 будет на входе 10, а на

Claims

входах 19, 21-23 будут уровни логи- Формула изобретени ческого О. При этом код числа

ла, который блокирует прохождение тактовых импульсов через элемент 15 запрета. В счетчике 4 фиксируетс код, определ ющий положение левого значени бита,,

1,01010000, подводимый на вход коммутаторов 3 первого руса, на выходе примет вид 1,10101000, т.е.

код получитс со сдвигом вправо на одну двоичную позицию, соблюда при этом правильное распространение знакового разр да вправо. На выходе второго руса сдвинутый код числа примет вид 1,11101010. Далее этот код будет оставатьс неизменным на выходах всех остальных русов устройства .

Рассмотрим пример, когда устройство настроено на режим левого арифметического сдвига (сдвига в сторону старших разр дов). Предположим, что в исходный момент в регистре 1 установленный код числа имеет вид 1,11101111, а константа в счетчике 4 - 1010000. При этом коды логической 1 будут установлены на входах

20-22, а на входах 19 и 23 - коды логического О. При таком соотношении данных на выходе первого руса сдвинутый код числа будет иметь вид 1,1101111X. В младшей двоичной

позиции будем иметь либо О, либо 1, что зависит.от общей длины двоичного числа, выход щего за пределы разр дной сетки регистра 1. На выходе второго руса код числа остаетс без изменений - 1,110111IX. На выходе третьего руса, сдвигающего на число двоичных позигщк, равное 1, код числа примет вид 1,111ХХХХХ.

При этом на выходе 25 сформируетс сигнал переполнени (ошибочной ситуации), так как выдвинутЕ ш разр д не совпадает со знаковым.

Рассмотрим работу устройства в режиме поиска левого значащего бита

О или 1. На входах 20,22 и 23

устанавливаетс потенциал логической 1, на входах 19 и 21 устанавливаетс потенциал логического О. С входа 24 через элемент 15 запрета поступают импульсы на счетный вход

счетчика 5, увеличивающие его содер- жимое до возникновени на выходе элемента ИЛИ 14 единичного потенциа

ла, который блокирует прохождение тактовых импульсов через элемент 15 запрета. В счетчике 4 фиксируетс код, определ ющий положение левого значени бита,,

Устройство дл сдвига, содержащее счетчик, входной регистр, блок коммутаторов , состо щий из п русов по га

3

коммутаторов в каждом, причем первы и второй информационные входы j-ro коммутатора первого руса соединены соответственно с пр мыми выходами j го и (j+1)-ro разр дов входного ре- гистра, вход которого соединен с входом операнда устройства, первый выход j-ro коммутатора i-ro руса (i 1-п, j - 1-m) соединен с первы информационным входом j-ro коммутат ра и вторым информационным входом (j- 2)-го коммутатора ( руса , первый управл ющий вход коммутаторов каждого руса соединен с пр мым выходом соответствующего разр д счетчика, входы разр дов которого вл ютс входом кода сдвига устройства , выход результата которого соединен с первыми выходами коммутаторов последнего руса, отличающеес тем, что, с целью расширени функциональных возможностей за счет определени старшего значащего разр да и выполнени арифметических сдвигов, оно содержит п ть групп элементов И, две группы элеметов ИЛИ, два элемента ИЛИ и элемент запрета, причем третий информационн вход j-ro коммутатора первого руса соединен с пр мым выходом (j-1)-ro разр да входного регистра, первьй выход j-ro коммутатора i-ro руса соединен с третьим информационным входом (J+2 )-го коммутатора (i+1)- го руса, вторые управл ющие входы коммутаторов всех русов соединены с входом сдвига в сторону старших разр дов устройства, первые входы элементов И первой и второй групп соединены соответственно с входом арифметического сдвига и входом логического сдвига в сторону старших разр дов устройства, вторые входы элементов И первой группы соединены с первыми информационными входами первых коммутаторов соответствующих русов, второй вход i-ro элемента И второй группы соединен.с первым информационным входом (2 4-1)-го коммутатора i-ro руса, выходы элементов И первой и второй групп соединены соответственно с первым и

15

0

5

. 5 0

30

35

0

вторым входами соответствующих элементов ИЛИ первой группы, выход 1- го элемента ИЛИ которой соединен с третьим информационным входом первого коммутатора i-ro руса и с вторыми информационными входами коммутаторов с первого по ( )-й i-ro руса, входы первого элемента и третьей группы соединены соответствен- но с инверсными выходами первого и второго разр дов входного регистра, входы первого элемента И четвертой группы соединены соответственно с пр мыми выходами первого и второго разр дов входного регистра, входы i-ro, кроме первого, элемента И третьей группы соединены соответственно с вторыми выходами коммутаторов с первого по (2 +1)-й (i-l)-rp руса, входы i-ro, кроме первого, элемента И четвертой группы соединены соответственно с первыми выходами коммутаторов с первого по (2 + +1)-й (i-l)-ro руса, выходы элементов И третьей и четвертой групп соединены соответственно с первым и вторым входами соответствующих элементов ИЛИ второй группы, инверсные выходы которых соединены соответственно с первыми входами элементов И п той группы, вторые входы которых соединены с пр мыми выходами соответствующих разр дов счетчика, выход первого элемента ИЛИ соединен с третьими входами элементов И п той группы, выходы которых соединены соответственно с входами второго элемента ИЛИ, выход которого вл етс выходом переполнени устройства и соединен с управл ющим входом элемента запрета, выход которого соединен со счетным входом счетчика, тактовый вход устройства соединен с первым информационным входом элемен- 5 та запрета, второй информационный вход которого соединен с первым входом первого элемента ИЛИ и вл етс входом поиска старшего знача- . щего бита устройства,, вход арифметического сдвига в сторону старших разр дов которого соединен с вторым входом первого элемента ИЛИ.

0

п

2 иг2 (

w

28