SU1283776A1 - Interface for linking digital computer with memory - Google Patents

Interface for linking digital computer with memory Download PDF

Info

Publication number
SU1283776A1
SU1283776A1 SU853910188A SU3910188A SU1283776A1 SU 1283776 A1 SU1283776 A1 SU 1283776A1 SU 853910188 A SU853910188 A SU 853910188A SU 3910188 A SU3910188 A SU 3910188A SU 1283776 A1 SU1283776 A1 SU 1283776A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
digital computer
memory
information
Prior art date
Application number
SU853910188A
Other languages
Russian (ru)
Inventor
Владимир Николаевич Алешин
Александр Николаевич Пресняков
Original Assignee
Предприятие П/Я А-3756
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3756 filed Critical Предприятие П/Я А-3756
Priority to SU853910188A priority Critical patent/SU1283776A1/en
Application granted granted Critical
Publication of SU1283776A1 publication Critical patent/SU1283776A1/en

Links

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)

Abstract

Изобретение относитс  к области вычислительной техники в частности к устройствам сопр жени  магистрального типа и может быть испальзовано дл  построени  вычислительного комплекса со значительным объемом пам ти . Целью изобретени   вл етс  увеличение быстродействи . Устройство содержит компаратор адреса, компаратор . данных, элементы И-НЕ, триггер, блок пам ти, регистры, блок элементов И, ЦВМ. 1 ил.The invention relates to the field of computer technology, in particular, to trunk-type interface devices and can be used to build a computer complex with a significant amount of memory. The aim of the invention is to increase speed. The device contains an address comparator, a comparator. data, AND-NOT elements, trigger, memory block, registers, AND block, digital computers. 1 il.

Description

(Л(L

сwith

.Изобре.тенпе относитс  к вычислительной технике, в частности к устройствам дл  сопр жени  магистрального типа, и может быть использовано дл  построени  вычислительного комплекса со значительным объемом пам ти..Tenpe relates to computing, in particular, to devices for interfacing a trunk type, and can be used to build a computer complex with a significant amount of memory.

Цель изобретени  - увеличение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На чертеже представлена блок-схема устройства.The drawing shows the block diagram of the device.

Устройство содержит компаратор 1 данных, первый 2 и второй 3 элементы И-НЕ, триггер , блок 5 пам ти, пер- вьш 6 и в.торой 7 регистры, компаратор 8 адреса, блок 9 элементов И и ЦВМ 10.The device contains a comparator 1 data, the first 2 and second 3 elements AND-NOT, the trigger, memory block 5, the first 6 and second 7 registers, the comparator 8 addresses, block 9 of the elements And and the digital computer 10.

Устройство работает следующим образомThe device works as follows

Claims (1)

Формула изобретени Invention Formula fOfO Устройство дл  сопр жени  ЦВМ с пам тью, содержащее первый, второй регистры, компаратор адреса, триггер и блок элементов И, причем вход устройства дл  подключени  информационно: о выхода ЦВМ соединен с информационным входом блока пам ти, адресный вход устройства соединен с входом первого регистра, выход которого подключен к входу компаратора адреса и к адресному входу блока пам ти, стробирующий вход устройства дл  подключени  к управл ющему выходу ЦВМ соединен с входом синхронизации первого регистра И с первым входом блока элементов И, выход компаратора адреса подключен к второму входуA device for interfacing a memory digital computer containing the first, second registers, an address comparator, a trigger and a block of elements AND, the device input for connecting information: the digital computer output is connected to the information input of the memory block, the device's input input is connected to the first register input the output of which is connected to the input of the address comparator and to the address input of the memory block, strobe the input of the device for connection to the control output of the digital computer connected to the synchronization input of the first register I with the first input of the element block And, the output of the address comparator is connected to the second input. п„т,7П блока элементов И, выход которогоп „т, 7П of the block of elements И, the output of which В адресном цикле ЦВМ на шине адре- 20 . iIn the address cycle of the digital computer on the bus address is 20. i соединен с входом считывани  блока са выставл ет адрес, который запоми-connected to the read input of the block, sa sets an address that is stored 1515 пам ти, выход строба данных и информационный выход которого соединен соответственно с синхронизирующимthe memory, the output of the data strobe and the information output of which is connected respectively to the synchronizing наетс  в первом регистре 6 и, сравнива сь на компараторе 6 адреса с хран щимс  в нем кодом, открывает элементы И-НЕ 2 и 3 (в случае совпадени ) , устанавлива  на их вторых входах положительный потенциал. Затем Б цикле вывода данных ЦВМ выставл ет на своем информационном выходе двоичный код номера блока пам ти, кото рый сравниваетс  с заданным кодом на компараторе 1 данных. В случае совпадени  на пр мом выходе компаратора I по вл етс  положительный потенциал который -устанавливает, в единичное состо ние триггер 4, а в случае несовпадени  сбрасьгаает его в нулевое состо ние, активизиру  сигнал на своем инверсном выходе, т.е. при наличии п блоков пам ти, имеющих ана логичную схему сопр жени , всегда установлен только один триггер, а триггеры остальных блоков сброшены в нулевое состо ние.It appears in the first register 6 and, comparing the address comparator 6 with the code stored in it, opens the elements AND-HE 2 and 3 (in case of coincidence), setting a positive potential at their second inputs. Then, the data output loop of the digital computer on its information output exposes the binary code of the memory block number, which is compared with the specified code on the data comparator 1. In the case of coincidence, the forward potential of the comparator I appears to have a positive potential, which triggers 4 to one state, and in the case of a mismatch, resets it to the zero state, activating the signal at its inverse output, i.e. if there are n memory blocks that have an analogous mating scheme, only one trigger is always set, and the triggers of the other blocks are reset to the zero state. Единичнь1Й уровень с выхода триггера разрешает прохождение управл ющих сигналов ЦВМ на блок пам ти, т.е осуществл етс  обращение к пам ти.The unit level from the trigger output permits the passage of the control signals of the digital computer to the memory block, i.e. the memory is accessed. 1283776212837762 Формула изобретени Invention Formula соединен с входом считывани  блока connected to the readout input of the unit 30thirty пам ти, выход строба данных и информационный выход которого соединен соответственно с синхронизирующимthe memory, the output of the data strobe and the information output of which is connected respectively to the synchronizing 25 и информационным входами второго регистра , выход которого соединен с информационным выходом устройства дл  подключени  к информационному входу ЦВМ, управл ющий выход устройства дл  подключени  к входу подтверждени  чтени -записи ЦВМ i . соединен с одноименным выходом блока пам ти, отличающе ес  тем, что, с целью увеличени  быстродействи  устройства, в него введены компаратор данных и первьй и второй элементы И-НЕ, причем информационный вход устройства дл  подключени  к информационному выходу ЦВМ соединен с вхо- ,Q дом компаратора данных, пр мой и инверсный выходы которого подключены к первым входам соответственно первого и второго элементов И-НЕ, вторые входы которых соединены с25 and the information inputs of the second register, the output of which is connected to the information output of the device for connection to the information input of the digital computer, the control output of the device for connection to the input of the read-write confirmation input of the digital computer i. connected to the same output of the memory block, characterized in that, in order to increase the speed of the device, a data comparator and the first and second AND-NOT elements are entered into it, and the information input of the device for connection to the information output of the digital computer is connected to the input and output house of the data comparator, the direct and inverse outputs of which are connected to the first inputs of the first and second NAND elements, respectively, the second inputs of which are connected to 2 выходом компаратора адреса, выходы первого, второго элементов И-НЕ соединены с единичным и нулевым входами- триггера, выход которого соединен с третьим входом блока элементов И.2 output of the address comparator, the outputs of the first, second elements AND IS NOT connected to the single and zero inputs of the trigger, the output of which is connected to the third input of the block of elements I. 3535
SU853910188A 1985-06-10 1985-06-10 Interface for linking digital computer with memory SU1283776A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853910188A SU1283776A1 (en) 1985-06-10 1985-06-10 Interface for linking digital computer with memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853910188A SU1283776A1 (en) 1985-06-10 1985-06-10 Interface for linking digital computer with memory

Publications (1)

Publication Number Publication Date
SU1283776A1 true SU1283776A1 (en) 1987-01-15

Family

ID=21182500

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853910188A SU1283776A1 (en) 1985-06-10 1985-06-10 Interface for linking digital computer with memory

Country Status (1)

Country Link
SU (1) SU1283776A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 881722, кл.-G 06 F 3/04, 1981. Центральный процессор № 2. Техническое описание и инструкци по эксплуатации. 3.858.382ТО, 1982, с. 49, 199-202. *

Similar Documents

Publication Publication Date Title
SU1283776A1 (en) Interface for linking digital computer with memory
SU760076A1 (en) Interface
SU1256034A1 (en) Interface for linking two electronic computers with common memory
SU1177819A1 (en) Information input-outrut device
SU1278864A1 (en) Interface for linking information source and information receiver
RU2022345C1 (en) Interfaces matching device
SU1488815A1 (en) Data source/receiver interface
SU1425692A2 (en) Two-channel device for interfacing two electronic computers
SU1575196A1 (en) Multiprocessor system with conveyer architecture
SU1755288A1 (en) Interface
SU1322293A1 (en) Interface for linking information channels of program-switched network
SU1661778A1 (en) Device for interfacing two computers to common memory
SU1387004A2 (en) N-sensors-to-computer interface
SU1283760A1 (en) Control device for microprocessor system
SU1737454A1 (en) Device for storing route of interprocessor exchanges in multiprocessor systems
SU1298758A2 (en) Interface for linking processor with arithmetic expander
SU1635189A1 (en) Computer-to-peripherals interface
SU1182534A1 (en) Interface for linking processor with peripheral subscribers
SU951315A1 (en) Device for interfacing processor with multi-unit memory
SU1465888A1 (en) Device for interfacing subscribers with electronic computer
SU1483453A1 (en) Request source address generator
SU1413638A1 (en) Device for interfacing peripherals with trunk line
SU1319077A1 (en) Storage
SU1550520A1 (en) Device for interfacing two microcomputers with common memory
SU1647597A1 (en) Multiprocessor system