SU1283761A1 - Устройство микропрограммного управлени - Google Patents

Abstract

Устройство относитс  к области вычислительной техники и может быть применено в центральных процессорах в качестве управл ющего блока или в других устройствах, управл емых микропрограммно. Цель изобретени  - сокращение объема используемого оборудовани . Устройство содержит регистр адреса, блок пам ти микрокоманд , коммутатор, блок коммутации, регистр микрокоманд, четьфе дешифратора , три элемента И, элемент НЕ, два элемента ИЛИ, два триггера, две группы элементов И. Введение дешифратора , блока коммутации, трех элементов И и элемента НЕ обеспечивает достижение цели. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено в центральных процессорах в качестве управл ющего блока или в других устройствах, управл емых микропрограммно .

Цель изобретени  - сокращение объема используемого оборудовани  путем обеспечени  одновременного считывани из управл ющей пам ти микрокоманд ветвлений и условий дл  их выбора.

На фиг.1 приведена структурна  схема устройства микропрограммного управлени ; на фиг.2 - временна  диаграмма работы устройства.

Устройство микропрограммного управлени  содержит регистр 1 адреса, блок 2 пам ти микрокоманд, коммутатор 3, блок 4 коммутации, регистр 5 микрокоманд, первый 6, второй 7, третий 8 и четвертьш 9 дешифраторы, первый 10, второй 11 и третий 12 элементы И, элемент НЕ 13, первый 14 и второй 15 элементы ИЛИ, первый 16 и второй 17 триггеры, первую 18-48 и вторую 49-79 группы элембн1 ов И. Устройство подключаетс  к внешним цеп м с помощью входов 80 Чтение, первого 81, второго 82 и третьего 83 входов синхронизации, первой группы

84входов услови  и второй группы

85входов услови .

В качестве примера конкретного исполнени  рассмотрим устройство микропрограммного управлени , ориентированное на формат микрокоманд ЭВМ модели ЕС-1045,

В новом формате микрокоманды вме- сто дес ти битов полей логических условий ПХ-А и ПХ-В оставлены только 11-й, 12-й и 13-й биты микрокоманды. Биты II и 12 микрокоманды используютс  соответственно при безусловном переходе в качестве двух последних битов 11 и 12 адреса или в качестве в кода управлени  общими пол ми логических условий в зависимости от бита 13 текущей микрокоманды.

Недостающие пол  логических условий ПХ-А и ПХ-В текущей микрокоманды и бит идентификации микрокоманды ветвлени  считываютс  с информационных выходов .260-264, 265-269 и 270 блока 2 отдельным общим полем вместе с четырьм  микрокомандами, которые адресует эта текуща  микрокоманда.

В каждом машинном такте биты 2-8 регистра микрокоманд 5, в котором

5

0

5

0

5

0

5

0

5

находитс  текуща  микрокоманда, поступают в регистр 1 адреса. По значению этого регистра происходит считывание четырех микрокоманд, полей логических условий и бита идентификации из блока 2. Выбор одной из четырех микрокоманд осуществл етс  по значению первого 16 и второго 17 триггеров, в которых хран тс  соответственно биты 11 и 12 адреса микрокоманды. Эти триггеры устанавливаютс  в соответствии с проверкой условий, которые задаютс  кодами полей логических условий и битами П, 12 и 13 текущей микрокоманды.

Возможны три варианта расшифровки этих полей в зависимости от значени  бита идентификации и бита 13 текущей микрокоманды,

1, Безусловный переход. Бит 13 текущей микрокоманды, равный нулю, поступает на вход разрешени  работы блока 4 коммутации. На выходе блока 4 коммутации в этом случае независимо от сигналов на других его управл ющих входах присутствуют нулевые значени . Необходима  микрокоманда выбираетс  по значению битов 11 и 12 текущей микрокоманды, которые соответственно поступают, на тридцать вторые входы первого 14 и второго 15 элементов ИЛИ, так как на вторых входах второго 11 и третьего 12 элементов И находитс  значение 1 (бит 13 равен нулю). Далее значени  этих битов присваиваетс  соответственно первому 16 и второму 17 триггерам , которые хран т соответственно 11-и и 12-й биты адреса микрокоманды.

2. Условный переход с ветвлением по четырем направлени м,, Б текущей : микрокоманде биты 11 и 12 равны , бит 13 равен „ Бит идентификации йа 270-м информационном вьгкоде блока 2 равен единице и поступает на вход сквозной передачи блока 4 коммутации . Независимо -от сигналов на его четырех входах режима, выходы информационных битов 260-264 и 265- 269 блока 2 поступают через блок коммутации 4 соответственно на входы первого-6 и второго 7 дешифраторов. Далее происходит выборка соответствующих двух, машинных условий, поступающих по группам входов 84 и 85 услови  1 и услови  2, их анализ и соответствующа  установка битов 11 и 12 адреса.

3. Условный переход с ветвлением на два направлени . Бит 13 текущей микрокоманды равен единице, бит идентификации на 270-м информационном выходе блока 2 равен нулю. Биты 11 и 12 текущей микрокоманды адресуют пару микрокоманд ветвлений и управл ют коммутацией выходами информационных битов 260-264 и 265-269 блока 2 на входы первого 6 и второго 7 дешифраторов.

Рассмотрим четыре возможных варианта адресации необходимой микроко- ;манды в зависимости от значени  кода битов 11 и 12 в текущей микрокоманде

При коде 00 с первого выхода четвертого дещифратора 9 поступает единичный сигнал на вход первого режима блока коммутаций 4, которьм соедин ет выходы битов 265-269 блока пам ти 2 (поле ПХ-В) с входом второг дешифратора 7. На вход первого дешифратора 6 поступают нули, т.е. возможные значени  битов 11 и 12 адресо ветвлений двух микрокоманд могут быт 00 или 01 в завивисимости, от выполнени  условий, которые поступают на второй дешифратор 7.

При коде 10 с третьего выхода четвертого дешифратора 9 поступает единичный сигнал на вход третьего режима блока коммутации 4, который соедин ет выходы битов 260-264 блока 2 (поле ПХ-А) с входом второго дешифратора 7, на вход первого дешифратора 6 поступают нули, а бит 1 1 регистра адреса принимает значение бита 11 текущей микрокоманды, в данном случае единицу, таким образом возможные значени  битов 11 и 12 адреса могут быть 10 или 11.

При коде О с второго выхода четвертого дешифратора 9 поступает сигнал на вход второго режима блока коммутации 4, который соедин ет выходы битов 260-264 блока 2 (поле ПХ- А) с входом первого дешифратора 6. На вход второго дешифратора 7 поступют нули, а бит 12 адреса принимает значение бита 12 текущей микрокоманды , в данном случае единице, т.е. возможные значени  битов 11 и 12 адреса могут быть 01 или 11.

При коде 11 с четвертого выхода четвертого дешифратора 9 поступает сигнал на вход четвертого режима блока 4 коммутации, который соедин ет выходы битов 265-269 блока 2

(поле ПХ-В) с входом первого дещифратора 6. На вход второго дешифратора 7 поступают нули. Единичное значение битов 11 и 12 текущей микрокоманды не заноситс  в биты 11 и 12 адреса, так как на вторые входы вто- jporo 11 и третьего 12 элементов И поступает сигнал запрета с выхода элемента НЕ 13 (бит 13 равен единице и на четвертом выходе четвертого дешифратора значение единице). Таким образом, возможные значени  битов 11 и 12 адреса могут быть 00 или 10.

ф

ормула изобретени 

Устройство микропрограммного управлени , содержащее регистр адре- са, блок пам ти микрокоманд, коммутатор , регистр микрокоманд, с первого

по третий дешифраторы, первый и

второй элементы ИЛИ, первую и вторую группы элементов И, первый и второй триггеры, информационные входы которых соединены с выходами первого

и второго элементов ИЛИ соответственно , выходы первого и второго триггеров соединены с входами третьего дешифратора , выход которого соединен с управл ющим входом коммутатора, выход которого соединен с информационным входом регистра микрокоманд, выход пол  адреса которого соединен с информационным входом регистра адреса , выход которого соединен с адресным входом блока пам ти микрокоманд, выходы полей первого, второго, третьего и четвертого типов микрокоманд которого соединены соответственно с первого по четвертый информационными

входами коммутатора, выходы первого и второго дешифраторов соединены соответственно с первыми входами дл  элементов И первой и второй групп, вторые входы которых соединены соответственно с входами первой и второй групп логических условий устройства , выходы элементов И первой и второй групп соединены поразр дно с первыми входами первого и второго

элементов ИЛИ соответственно, первый, второй и третий синхровходы устройства соединены с синхровходами регистра микрокоманд, регистра адреса и триггеров соответственно, о тличающеес  тем, что,-с

целью сокращени  объема оборудовани , оно содержит ч урертый дешифратор , блок коммутации, первый, второй и третий элементы И, элемент НЕ,

выход которого соединен с первыми входами второго и третьего элементов :И, выходы которых соединены со вторыми входами первого и второго элементов ИЛИ соответственно, выходы первого и второго полей логических условий блока пам ти микрокоманд соединены с первым и вторым информа- 1Ц1ОННЫМИ входами блока коммутации, первый и второй выходы которого соединены соответственно с входами первого и второго дешифраторов, выхо пол  идентификации микрокоманды ветвлени  блока пам ти микрокоманд соединен с первым управл ющим входом блока коммутации, выход признака микрокоманды ветвлени  регистра микрокоманд соединен с первым входом

первого элемента И и входом разрешени  работы блока коммутаций, первый и второй выходы признака режима проверки логических условий регистра микрокоманд соединены с вторыми входами второго и третьего элементов И соответственно, а также с входами четвертого дешифратора, управл ющие выходы с первого по третий которого соединены с входами первого, в.торого и третьего признаков режимов работы блока коммутации, четвертый управл ющий выход четвертого дешифратора соединен с входом четвертого режима блока коммутации и вторым входом первого элемента И, выход которого соединен с входом элемента . .

. , (ЭД I

83

Ю

8

J I «i ffSlf fJO

82

I

иI н-г-Н ь-гн

fTff

(ffur.t

I.

ШN

Claims (4)

1. Формула изобретения Устройство микропрограммного управления, содержащее регистр адреса, блок памяти микрокоманд, коммутатор, регистр микрокоманд, с первого по третий дешифраторы, первый и второй элементы ИЛИ, первую и вторую группы элементов И, первый и второй триггеры, информационные входы которых соединены с выходами первого и второго элементов ИЛИ соответственно, выходы первого и второго триггеров соединены с входами третьего дешифратора, выход которого соединен с управляющим входом коммутатора, выход которого соединен с информационным входом регистра микрокоманд, выход поля адреса которого соединен с информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти микрокоманд, выходы полей первого, второго, третьего и четвертого типов микрокоманд которого соединены соответственно с первого по четвертый информационными входами коммутатора, выходы первого и второго дешифраторов соединены соответственно с первыми входами для элементов И первой и второй групп, вторые входы которых соединены соответственно с входами первой и второй групп логических условий устройства, выходы элементов И первой и второй групп соединены поразрядно с первыми входами первого и второго элементов ИЛИ соответственно, первый, второй и третий синхровходы устройства соединены с синхровходами регистра микрокоманд, регистра адреса и триггеров соответственно, о. т— личающееся тем, что, с целью сокращения объема оборудования, оно содержит четвертый дешифратор, блок коммутации, первый, второй и третий элементы И, элемент НЕ, выход которого соединен с первыми входами второго и третьего элементов И, выходы которых соединены со вторыми входами первого и второго элементов ИЛИ соответственно, выходы первого и второго полей логических условий блока памяти микрокоманд соединены с первым и вторым информационными входами блока коммутации, первый и второй выходы которого соединены соответственно с входами первого и второго дешифраторов, выход поля идентификации микрокоманды ветвления блока памяти микрокоманд соединен с первым управляющим входом блока коммутации, выход признака микрокоманды ветвления регистра микрокоманд соединен с первым входом первого элемента И и входом разрешения работы блока коммутаций, первый и второй выходы признака режима проверки логических условий регистра
2. 5 микрокоманд соединены с вторыми входами второго и третьего элементов И соответственно, а такж:е с входами четвертого дешифратора, управляющие выходы с первого по третий которого
3. 10 соединены с входами первого, второго и третьего признаков режимов работы блока коммутации, четвертый управляющий выход четвертого дешифратора соединен с входом четвертого режима
4. 15 блока коммутации и вторым входом первого элемента И, выход которого соединен с входом элемента нр. . . .