tc tc
00 0000 00
о Изобретение относитс к вычислительной технике и- может быть использовано дл построени унифицированных устройств сопр жени ЭВМ, напри мер, с внешними запоминаюп ими устройствами . Цель изобретени -. сокращение аппаратурных затрат устройства. На чертеже представлена .блоксхема устройства. Предлагаемое устройство содержит генератор 1 тактовых импульсов, элемент И 2, счетчик 3, дешифратор 4 синхроимпульсов, триггер 5, элемент 6 задержки, шину 7 Вход готовности ЭВМ, шину выходов задани начал ных условий и шину 9 начала работы ЭВМ, элементы 10 и 1f коммутации первой и второй групп,, регистр 12 адреса, первый дешифратор 13 адреса первый блок 14 пам ти:, мультиплексоры 15 группы, выходной регистр 16 элементы 17 коммутации третьей груп пы, второй дешифратор 18 адреса, вт рой блок 19 пам ти, счетчики 20 гру пы, регистр 21 приема, регистр 22 выдачи, шины 23 группы выходов состо ний внешних устройств, шины 24 и 25 первой и второй групп адресных выходов ЭВМ, шину 26 выхода управле НИН режимом ЭВМ, шину 27 выхода управлени записью ЭВМ, шины 28 группы информационных выходов ЭВМ, шины 29 и 30 групп информационных входов и выходов внешнего устройства, шины 31 группы информационных входов ЭВМ, шины 32 группы командных выходов внешних устройств. Устройство работает следующим образом. Элементы 10, 11 и 17 коммутации переключаютс сигналом на шине 26, а блок 14 в зависимости от значени этого сигнала работает в режиме записи информации или считьюани . Перед началом работы устройства необходимо записать в блок 14 информаци об алгоритме работы устройства, а в блок 19 - константы дл упрагвлени счетчиками 20 в процессе работы . Дл этого на шины 26 и 9 подают с сигналы логического нул , вследствие чего устройство устанавливает с в режим записи, а прохождение импульсов от генератора 1 через эле мент И 2 на вход счетчика 3 запрещено . Сигнал на шине 8 приводит триггер 5, счетчик 3 и регистр,16 в исходное состо ние. Затем на тине 27 устанавливаетс сигнал разрешени записи, а на шинах 8 и 9 - сигналы логической, единицы. При этом импульсы с генератора 1 через элемент И 2 поступают на вход учетчика 3, откуда на дешифратор 4 в параллельном коде подаетс число отсчитанных импульсов . Б результате на вход регистра 12 поступает импу.льс, по которому в него записываетс адресj заданный на шинах 24 и 25. Адрес дешифрируетс дешифраторами 13 и 18, и в блоках 14 и 19 выбираетс чейка, в которую необходимо записать информацию с шин 28. Счетчик 3 продолжает считать, и сигнал с дешифратора 4 устанавливает триггер 5 в единичное состо ние. При этом: информаци с шин 28 записываетс в блоки 14 и 19. Затем сигнал с дешифратора 4 устанавливает- триггер 5 в исходное состо ние , чем снимает сигнал обращени к блокам 14 и 19 и по шине 7 сигнализирует ЭВМ о необходимости выставить новую информацию и адрес. При этом через элемент 6 задержки происходит сброс счетчика 3 в исходное состо ние . Далее процесс многократно повтор етс до тех пор, пока в блоки 14 и 19 не будут записаны ззсе необходимые константы дл управлени счетчиками 20. Затем снимаетс сигнал разрешени записи с шины 27,позвол осуществл ть запись только в блок 14. После этого описанный процесс повтор етс снова, при этом в блок 14 записьшаетс информаци об алгоритме работы устройства, а ранее записанна в него информаци стираетс . По окончании записи алгоритма работы на шину 26 подаетс сигнал логической единицы, разрешающий считывание информации из б.пока 14, а элементы 10, II и Г7 коммутации при этом коммутируют соответственно выходы мультиплексоров 15 и соответствукг-щие группы выходов регистра 16. Затем подаетс импульсный сигнал логического нул по шине 8, привод щий счетчик 3, триргер 3 и регистр 16 в исходное состо ние. Процесс считьшани информации из -блоков 14 и 19 аналогичен процессу записи и управл етс генератором 1, :четчиком 3, дешифратором 4 и триггером 5. Адреса считывани из блока 14 определ ютс совокупностью сигналов на mHftax 23, выходах переносов счетчиков 20, а также соответ ствующих группах выходов выходного регистра 16, адреса считывани из блока I9 определ ютс сигналами на выходах дешифратора 18, поступающими с мультиплексоров 15, которые могут коммутировать на входы элeмeнтов 10 коммутации любой набор сигналов .. Выходные сигналы блока 1А реализуют выходные функции устройства уп равлени , На тины 23 подаютс сигна лы состо ни внешнего устройства, например, запоминающего (ВЗУ), с которым ведетс работа ЭВМ (маркеры массива, синхросигналы информации, признаки концевых контактов и т.п.) На шины 32 с выходов регистра 16 выдаютс команды на ВЗУ (движение носител , останов, запись, считывание , строб выдачи информации и т.п. При записи информации в ВЗУ на шины 28 подаетс от ЭВМ подлежаща записи информаци . Устройство вырабатьгеает сигнал, по которому информаци записываетс в регистр 22. Затем в определенный момент, определ емьш одним из счетчиков 20, , устройство вьфабатывает сигнал строба выдачи информации, по которому на шины 29 с выходов регистра 22 информаци направл етс в ВЗУ. При считьшании информации из ВЗУ на шина 30 по вл етс считьшаема информаци , а сопровождающий ее синхросигнал инициирует выдачу из устройства сигнала записи в регистр 21. После этого информаци по шинам 3 подает с в ЭВМ. При работе с одноразр дным носителем информации (например, накопитель на магнитной проволоке) регистры 21 и 22 переключаютс по сигналам с вьтходов регистра 16 в режим сдвига 45 o The invention relates to computing and can be used to build unified computer interface devices, for example, with external memory devices. The purpose of the invention is. reduction of device hardware costs. The drawing shows the device block. The proposed device includes a clock pulse generator 1, element 2, counter 3, a decoder 4 clock pulses, a trigger 5, a delay element 6, a bus 7 a computer ready input, a bus for setting the initial conditions, and a switching bus 9 first and second groups, address register 12, first address decoder 13, first memory block 14: group multiplexers 15, output register 16, switching elements 17 of the third group, second address decoder 18, second memory block 19, counters 20 Py, reception register 21, issue register 22, tires 23 groups of outputs of external devices, bus 24 and 25 of the first and second groups of address outputs of a computer, bus 26 of output control of the NIN computer mode, bus 27 of the output of control of computer recording, bus 28 of a group of information outputs of a computer, tires 29 and 30 of groups of information inputs and outputs external device, bus 31 groups of information inputs of a computer, tires 32 groups of command outputs of external devices. The device works as follows. Switching elements 10, 11 and 17 are switched by a signal on bus 26, and block 14, depending on the value of this signal, operates in the mode of recording information or reading. Before starting the operation of the device, it is necessary to record information about the operation of the device in block 14, and in block 19, to write constants to control the counters 20 during operation. To do this, buses 26 and 9 are supplied with logical zero signals, as a result of which the device sets c to the recording mode, and the passage of pulses from generator 1 through element 2 to the input of counter 3 is prohibited. The signal on bus 8 causes trigger 5, counter 3, and register 16 to reset. Then, on record 27, a write enable signal is set, and on buses 8 and 9, a logical unit signal. In this case, the pulses from the generator 1 through the element AND 2 are fed to the input of the accountant 3, from where the number of counted pulses is fed to the decoder 4 in the parallel code. As a result, an impulse is received at the input of register 12, according to which the addressj specified on buses 24 and 25 is written to it. The address is decrypted by decoders 13 and 18, and in blocks 14 and 19 a cell is selected into which the information from the buses 28 is to be written. Counter 3 continues to count, and the signal from the decoder 4 sets the trigger 5 to one. In this case: information from busses 28 is recorded in blocks 14 and 19. Then the signal from decoder 4 sets the trigger 5 to its original state, which removes the signal for accessing blocks 14 and 19 and signals bus computer 7 to set new information and address . In this case, through the delay element 6, the counter 3 is reset to its initial state. Then the process is repeated several times until the necessary constants for controlling the counters 20 are written to blocks 14 and 19. Then the write enable signal is removed from the bus 27, allowing recording only in block 14. After this, the described process repeats again, the information on the operation of the device is recorded in block 14, and the information previously recorded in it is erased. At the end of the writing of the operation algorithm, a logic unit signal is sent to bus 26, allowing readout of information from b. 14, and switching elements 10, II and G7 switch the outputs of multiplexers 15 and corresponding groups of outputs of the register 16, respectively. Then a pulse signal is given logical zero on bus 8, drive counter 3, triger 3, and register 16 to the initial state. The process of reading information from blocks 14 and 19 is similar to the recording process and is controlled by generator 1,: 3, decoder 4, and trigger 5. The read addresses from block 14 are determined by the set of signals on mHftax 23, the outputs of counter transfers 20, and the corresponding Output register groups 16, readout addresses from block I9 are determined by signals at outputs of decoder 18, coming from multiplexers 15, which can switch any signal set to the inputs of switching elements 10. Output signals of block 1A are implemented The output functions of the control device. On the tines 23, the state signals of the external device, for example, the storage device (CDD), with which the computer operates (array markers, information sync signals, end contact signs, etc.) are sent. the outputs of register 16 issue commands to the OVC (movement of the carrier, stopping, writing, reading, strobe information, etc.). When writing information to the OVC, buses 28 are supplied from a computer to record information. The device generates a signal by which information is recorded in register 22. Then, at a certain moment, determined by one of the counters 20, the device detects the signal of the information output gate, which sends information to the buses 29 from the outputs of the register 22. When information is read out from the OVC, bused information appears on bus 30, and the accompanying clock signal triggers the release of a write signal to the register 21 from the device. Thereafter, information on bus 3 supplies the computer. When working with a one-bit storage medium (for example, a magnetic wire drive), the registers 21 and 22 are switched by signals from the inputs of the register 16 to the shift mode 45
информации. Тогда выдача информации на запись производитс с выхода сташего разр да регистра 22, а прием информации при ее считьшании осуществл етс на вход младшего разр да регистра 21. Пбдобньм образом может производитьс переупаковка информации при различной разр дности машинного слова ЭВМ и ВЗУ. Счетчики 20 служат дл выработки временных меток, определ ющих вьщачу в ВЗУ различных команд,, синхросигналов, стробов информации, -а также контрол временных интервалов. Положениеinformation. Then, the recording information is output from the output of the register 22 bit, and the reception of information when it is received is made to the input of the low-order register 21. In this way, information can be repackaged at different computer word width and OVC width. The counters 20 are used to generate time stamps defining various commands, clock signals, information gates, and also monitoring time intervals in the OVC. Position